制作半导体互连结构的方法技术

本发明专利技术公开了一种制作半导体互连结构的方法，包括如下步骤：获得用于半导体互连结构的中间结构，所述中间结构至少包括由低ｋ材料和／或超低ｋ材料构成的介电层，蚀刻至所述介电层中的沟槽，以及至少一种光阻材料；对所述中间结构施加ＨＭＤＳ处理；以及利用等离子体方法去除所述中间结构中的光阻材料。本发明专利技术还提供了通过上述方法获得的半导体结构、半导体器件，以及包含这样的半导体器件的电子设备。利用本发明专利技术的半导体互连结构制作方法，能够减少并修复传统工艺中对超低ｋ值介电层带来的破坏，获得性能更加优异的互连结构。

Method for making semiconductor interconnection structure

The invention discloses a method for manufacturing a semiconductor interconnect structure, which comprises the following steps: for intermediate structure semiconductor interconnect structure, the intermediate structure at least comprises a dielectric layer formed by low k material and / or ultra low k materials, etching groove to the dielectric layer, and at least one a photoresist material; applying HMDS on the intermediate structure; photoresist material and using plasma method to remove the intermediate structure in. The invention also provides a semiconductor structure, a semiconductor device obtained by the above method, and an electronic device comprising such a semiconductor device. The method for manufacturing the semiconductor interconnection structure of the invention can reduce and repair the damage caused by the ultra low k dielectric layer in the traditional process, and obtain the interconnection structure with better performance.

【技术实现步骤摘要】

本专利技术涉及半导体互连制造工艺，尤其涉及能够减小对低k金属间介电层的破坏 的制作互连结构的方法。
技术介绍
半导体集成电路技术的飞速发展不断对互连技术提出新的要求。随着半导体器件 尺寸的不断收缩，互连结构变得越来越窄，从而导致互连电阻越来越高。铜借助其优异的导 电性，现已成为集成电路
中互连集成技术的解决方案之一，铜互连技术已广泛应 用于90nm及65nm技术节点的工艺中。在铜互连工艺中，由于金属连线之间的空间逐渐缩小，因此用于隔离金属连线之 间的中间绝缘层(IMD)也变得越来越薄，这样会导致金属连线之间可能会发生不利的相互 作用或串扰。现已发现，降低用于隔离金属连线层的中间绝缘层的介电常数(k)，可以有效 地降低这种串扰。降低IMD材料的k值所带来的另一个好处是是可以有效降低互连的电阻 电容(RC)延迟。因此，在90nm、65nm甚至45nm设计规则的应用中，超低k(k<2.45)材料 现在已越来越广泛地应用于Cu互连工艺中作为隔离金属铜的中间绝缘层。超低k材料的使用对于半导体制造工艺提出了新的要求。在干法去除半导体结构 中的光阻(Photo resist)材料的过程中，通常采用含有氧的等离子源来实施光阻去除。然 而，超低k材料中碳的浓度要远远高于一般的低k材料，因此，O2或氧离子更容易与低k材 料中的碳发生反应。该反应的结果会使超低k材料的k值升高，同时，材料遭到损坏。另一 方面，为了降低材料k值，现在广泛使用的是多孔材料。然而，多孔性会导致材料的机械强 度偏低，这也使得在等离子去除光阻过程中，超低k材料构成的IMD更容易受到破坏。因此， 如何在半导体互连结构的制造过程中减少对超低k材料的损害，保持中间介电层的超低k 值成为有待解决的问题。为了减少对超低k材料的损害，通常采用的手段包括利用低源功率、低压强的二 氧化碳等离子进行光阻去除，利用低源功率、低压强的n2/H2等离子进行光阻去除，或者利 用不含A/co2/N2的蚀刻过程，在低压强、低源功率的环境下进行蚀刻，从而去除光阻。在另 一些制造工艺中，在蚀刻金属沟槽之后，利用湿法蚀刻来去除残余的光阻材料。然而，上述 方法各自也都具有不足之处，获得的沟槽形状和半导体器件性能仍然不够理想。下面结合具体的例子说明现有技术中铜互连层的制造过程。图1A-1C示出了利 用传统的大马士革工艺制作铜互连层的过程。如图IA所示，在前一互连层或有源器件层 上以CVD方式覆盖一层介电层101，该介电层101由低k材料、超低k材料或者其组合构 成。在一个例子中，介电层101包括k值约为2. 45的黑钻材料BD (Black Diamond)和氮掺 杂碳化物NDC (Nitrogen Doped Carbide)。更具体地，NDC使用C3HltlSi作为其前体，BD使 用4作为其前体。可选地，介电层101还可以包含两个k值不同的BD层。 在另一个例子中，介电层101的材料可以选自k值2. 5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为 HSQ)、k 值为 2. 2 的甲基硅酸盐化合物(Methyl Silsesquioxane,3简称MSQ)、k值为2. 8的HOSP (Honeywe 11公司制造的基于有机物和硅氧化物的混合体的 低介电常数材料)以及k值为2.65的SiLK (Dow Chemical公司制造的一种低介电常数 材料)等等。在图IA中，通过虚线示出，介电层101可以由不同k值的多个子介电层构成。 介电层101的厚度根据当层导线的薄层电阻Rs所要求的大小来确定。在一个例子中，介电 层101厚度为4000埃左右。然后在低k值介电层101的上面覆盖一层钝化层102，材料可以选择为TE0S，成分 主要是二氧化硅，是用Si (OC2H5)4为主要原料反应生成的，厚度约为250-750埃。接着，在 钝化层102上涂覆第一底部抗反射涂层(BARC) 103，所述BARC层103的材料例如是SiON， 厚度为2000埃-4000埃。之后，在BARC层103上沉积一层低温氧化物(LTO)层104作为 硬掩模。在一个例子中，LTO层厚度可选择为约800埃。可选地，根据工艺的需要，还可以 在LTO层104上进一步涂覆第二底部抗反射层105，以进一步增加光刻效用。接着，在第二 底部抗反射层105上涂覆光刻胶层106，该光刻胶层厚度可以为约3000埃。对该光刻胶层 106进行曝光，显影，从而在其中形成将要填充金属铜的沟槽图案。然后如图IB所示，利用干式回蚀法，例如等离子体刻蚀法，逐步蚀刻第二 BARC层 105、LTO层104、第一 BARC层103、钝化层102，直到进入介电层101。在此过程中，光刻胶 层105、第二 BARC层105、LT0层104通过等离子体得到去除。由此，获得图IB所示的中间 结构。在该中间结构中，已经蚀刻出用于填充金属的沟槽106。之后，如图IC所示，用干式清洗法去除作为类光阻的第一 BARC层103以及其他残 余中间材料，获得如图所示的最终的沟槽结构。在蚀刻沟槽106过程中，介电层超低k材料不可避免地受到一定损坏。进一步地， 在获得图IB所示的中间结构之后，沟槽106中的介电材料已经暴露出来。在用干法清洗剩 余光阻的过程中，出于以上描述的原因，超低k介电材料也极易受到破坏。该破坏一方面使 得介电层k值上升，影响器件的电性能，一方面破坏介电层的结构和形状，从而影响最终获 得的沟槽的轮廓。鉴于上述问题，需要提供一种改进的制作具有低k值介电层的铜互连工艺，这种 工艺能减少并修复传统工艺中对超低k值介电层带来的破坏，使介电层保持超低的k值，并 保持良好的沟槽轮廓。
技术实现思路
在本
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中 进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案 的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了减小在互连结构制作过程中干法蚀刻对低k材料和/或超低k材料介电层的 破坏，从而使得介电层保持其低k值，同时产生优化的沟槽轮廓，本专利技术提供了一种制作半 导体互连结构的方法，包括如下步骤获得用于半导体互连结构的中间结构，所述中间结构 至少包括由低k材料和/或超低k材料构成的介电层，蚀刻至所述介电层中的沟槽，以及至 少一种光阻材料；对所述中间结构施加HMDS处理；以及利用等离子体方法去除所述中间结 构中的光阻材料。本专利技术还提供了通过上述方法获得的半导体互连结构、半导体器件，以及 包含这样的半导体器件的电子设备。利用本专利技术的互连结构制作方法，能够减少并修复传统工艺中对超低k值介电层 带来的破坏，由此避免介电层k值的不期望的升高，并避免介电层破坏导致的沟槽轮廓的 劣化。从而，获得的互连结构具有介电层k值超k，蚀刻沟槽轮廓规则、理想的优势。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本发 明的实施例及其描述，用来解释本专利技术的原理。在附图中图1A-1C示出了利用传统的大马士革工艺制作铜互连层的过程；图2A-2D示出了根据本专利技术实施例制作铜互连层的方法；图3A-;3B示出利用和不利用HMDS处本文档来自技高网...

【技术保护点】
１．一种制作半导体互连结构的方法，包括如下步骤：获得用于半导体互连结构的中间结构，所述中间结构至少包括由低ｋ材料和／或超低ｋ材料构成的介电层，蚀刻至所述介电层中的沟槽，以及至少一种光阻材料；对所述中间结构施加ＨＭＤＳ处理；以及利用等离子体方法去除所述中间结构中的光阻材料。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙武，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]