单一晶粒尺寸半导体元件封装绝缘批覆结构及批覆方法技术

一种单一晶粒尺寸半导体元件绝缘批覆结构及批覆方法，步骤如下：提供一单一晶粒尺寸半导体元件，其具有三组两两相对的侧面，且该三组中的其中一组相对的侧面上分别具有一金属引线区域，此金属引线区域位于晶片用于工艺加工的上下面，而两金属垫分别设置于该金属引线区域上；利用一夹具遮蔽该两金属垫的其中之一及其所对应的该金属引线区域；进行一批覆步骤，以在该单一晶粒尺寸半导体元件上形成一绝缘批覆层；进行一移除步骤，以裸露被该绝缘批覆层所覆盖的该金属垫；以及形成两端电极，其分别覆盖于该两金属垫及金属引线区域，由此可形成一单一晶粒尺寸半导体元件绝缘批覆结构，以为元件提供更好的保护功能，并简化元件与基板的固接工艺。

【技术实现步骤摘要】

本专利技术涉及一种单一晶粒尺寸半导体元件绝缘批覆结构及其方法，尤指一种具有 绝缘批覆结构的单一晶粒尺寸半导体元件。
技术介绍
随着半导体工艺技术能力不断向上提升，半导体芯片的功能日益强大，以致半导 体芯片讯号的传输量逐渐增加，芯片的脚数也随之增加；进而使封装技术必须随着技术的 演进而不断提升。半导体封装提供集成电路保护、散热、及电路导通等功能，现有技术除 高阶封装技术，如球栅阵列封装(Ball GridArray, BGA)、覆晶封装(Flip-Chip，FC)、及多 芯片模块(Multi Chip Module，MCM)，最常用的还是导线架封装方式，其主要以黏晶(Die Bond)、焊线(WiredBond)、封装(Molding)、及印字(Marking)等工艺将元件进行封装。为了解决采用传统导线架封装方法，利用上述黏晶、焊线及封装等工艺所衍生出 的问题，例如工艺繁琐复杂且耗费时间，造成成本高等等，本案专利技术人已经提出了一种直接 在元件本体上制作具有焊接接口及批覆结构的电子元件的方法。在此基础上，本案专利技术人 又针对各种不同态样的电子元件进行研究、开发，以期能广泛地应用上述的具有焊接接口 及批覆结构的电子元件，进以提高产业界的工艺水平及增进元件的可靠度。
技术实现思路
本专利技术的主要目的在于提供一种单一晶粒尺寸半导体元件绝缘批覆方法及其绝 缘批覆结构，该绝缘批覆结构可包覆元件的侧面(非导接侧面)，且在导接侧面上形成端电 极等具有导电性及可焊接性的结构，以为该元件提供较佳的保护性，且还可以直接将成品 焊接固定于电路基板上。为了达成上述目的，本专利技术提供单一晶粒尺寸半导体元件绝缘批覆方法，步骤如 下提供一单一晶粒尺寸半导体元件，其具有三组两两相对的侧面，且该三组中的其中一 组相对的侧面上分别具有一金属引线区域，此金属引线区域位于晶片用于工艺加工的上下 面，此工艺加工包含光刻、薄膜沉积、蚀刻、掺杂等，而两金属垫分别设置于该金属引线区域 上；利用一夹具遮蔽该两金属垫的其中之一及其所对应的该金属引线区域；进行一批覆步 骤，以在该单一晶粒尺寸半导体元件上形成一绝缘批覆层；进行一移除步骤，以裸露被该绝 缘批覆层所覆盖的该金属垫；以及形成两端电极，其分别覆盖于该两金属垫及金属引线区 域，由此可形成一单一晶粒尺寸半导体元件绝缘批覆结构，以为元件提供更好的保护功能， 并简化元件与基板的固接工艺。本专利技术还公开一种依上述方法所制得的单一晶粒尺寸半导体元件绝缘批覆结构， 其包括一单一晶粒尺寸半导体元件，该单一晶粒尺寸半导体元件具有三组两两相对的侧 面，且该三组中的其中一组相对的侧面上分别具有一金属引线区域，此金属引线区域位于 晶片用于工艺加工的上下面，此工艺加工包含光刻、薄膜沉积、蚀刻、掺杂等，而两金属垫分 别设置于该金属引线区域上；一绝缘批覆层，其覆盖于该单一晶粒尺寸半导体元件的另外两组不具有该金属垫的侧面上；以及两端电极，其分别覆盖于该两金属垫及金属引线区域。本专利技术具有以下有益的效果本专利技术提出的绝缘批覆方法，可应用于多种型号的 单一晶粒尺寸半导体元件，例如在一实施例中，该单一晶粒尺寸半导体元件的金属垫设于 相对的上顶面及下底面，此上顶面及下底面同时为硅晶片用于工艺加工的上下面；而在另 一实施例中，该单一晶粒尺寸半导体元件的金属垫设于相对的上顶面及下底面，此上顶面 及下底面同时为硅晶片用于工艺加工的上下面，此工艺加工包含光刻、薄膜沉积、蚀刻、掺 杂等，此两金属垫并靠近相对的左右两侧面；换言之，本专利技术可依照元件型号的不同，调整 工艺顺序或条件参数，以在元件的非导接表面(即不具有金属垫的表面)形成绝缘批覆层， 并于金属垫上形成具有可焊接性的端电极及连接层，使半导体元件可直接固接于电路基板 上，以解决传统封装工艺所衍生出的问题。为更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与 附图，然而所附图式仅为提供参考与说明，并非用来对本专利技术加以限制。附图说明图1为本专利技术的单一晶粒尺寸半导体元件绝缘批覆方法的流程图。图IA为本专利技术的单一晶粒尺寸半导体元件的立体示意图。图2为本专利技术的单一晶粒尺寸半导体元件装设于夹具上的示意图。图2A为本专利技术的单一晶粒尺寸半导体元件进行批覆步骤的示意图。图2B为本专利技术的单一晶粒尺寸半导体元件进行移除绝缘批覆层的步骤的示意 图。图2C为本专利技术的单一晶粒尺寸半导体元件进行端电极制作的步骤的示意图。图2D为本专利技术的单一晶粒尺寸半导体元件进行连接层制作的步骤的示意图。图3为本专利技术第二实施例的单一晶粒尺寸半导体元件绝缘批覆结构的示意图。主要元件符号说明1单一晶粒尺寸半导体元件10第一侧面11第二侧面12第三侧面120金属引线区域13金属垫20绝缘批覆层30端电极40连接层200 夹具SlOl S109制作流程说明 具体实施例方式请参阅图1及图2D，本专利技术提供一种单一晶粒尺寸半导体元件绝缘批覆方法及其 批覆结构，该批覆工艺所制成的元件可以直接与电路板进行电连接，而不需通过打线等方 式，故可简化后续工艺的复杂度，其批覆工艺包括如下步骤(请同时参阅图2至图2C)步骤SlOl 如图IA所示，提供一单一晶粒尺寸半导体元件1，此实施例中该单一晶 粒尺寸半导体元件1为一六面体的被动元件，换言之，该单一晶粒尺寸半导体元件1具有三 组两两相对的侧面，如图IA所示，在本具体实施例中，该三组侧面为第一侧面10(左、右侧 面)、第二侧面11 (前、后侧面)及第三侧面12 (上顶面、下底面)；另外，该三组中的其中一 组相对的侧面上分别具有一金属引线区域120，此相对侧面同时为晶片(例如硅晶片)的用 于工艺加工的上下面，此工艺加工包含光刻(photolithography)、薄膜沉积、蚀刻(etch)、 掺杂等(但不以上述为限)，而两金属垫13分别设置于该金属引线区域上，在本具体实施例 中，该第三侧面12 (上顶面、下底面)分别具有金属引线区域120，而金属垫13则分别设置 于第三侧面12 (上顶面、下底面)的金属引线区域上。然而，图IA仅为本具体实施例的示 意图，该单一晶粒尺寸半导体元件1可为各种不同外观、形态的电子元件。另一方面，该单一晶粒尺寸半导体元件1的长宽高尺寸可为 0. 6mmX0. 3mmX0. 5mm、1. OmmX0. 5mmX0. 5mm、或 1. 6mmX0. 8mmX0. 5mm 等等，但不以上述 为限。步骤S103 利用一夹具200遮蔽该两金属垫13的其中之一及其所对应的该金属 引线区域120(请参阅图幻。在此步骤中，将该单一晶粒尺寸半导体元件1置放该夹具200 上，以利用该夹具200遮蔽该金属垫13的其中之一及其所对应之该金属引线区域120 ；如 图2所示，在本具体实施例中，该夹具200遮蔽该单一晶粒尺寸半导体元件1的上顶面的金 属引线区域120及金属垫13，以避免上顶面的金属引线区域120及金属垫13受到后续工艺 的影响。步骤S105 进行一批覆步骤(请参考图2A)；此步骤在该单一晶粒尺寸半导体元 件1上形成一绝缘批覆层20，换言之，除了被该夹具200所遮蔽的侧面外，该绝缘批覆层20 成型于该单一晶粒尺寸半导体元件1上的其它侧面。而在本具体实施例中，将该夹具200 及该单一晶粒尺寸半导体元件1放本文档来自技高网...

【技术保护点】
一种单一晶粒尺寸半导体元件绝缘批覆结构，其特征在于，包括：一单一晶粒尺寸半导体元件，该单一晶粒尺寸半导体元件具有多组两两相对的侧面，且该多组中的其中一组相对的侧面上分别具有一金属引线区域，该一组相对的侧面为晶片用于工艺加工的上下面，而两金属垫分别设置于该金属引线区域上；一绝缘批覆层，其覆盖于该单一晶粒尺寸半导体元件的另外不具有该金属垫的侧面上；以及两端电极，其分别覆盖于该两金属垫及金属引线区域。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴亮洁，王政一，
申请(专利权)人：佳邦科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]