公开了一种制备半导体装置的方法。该方法包括在介电层内形成至少一个沟槽、从而将半导体基片的一部分暴露，至少在该至少一个沟槽的底部形成硅－锗缓冲层，在该硅－锗缓冲层上形成锗种子层且在该锗种子层上形成锗层。还公开了一种半导体装置。该半导体装置包括半导体基片、置于该半导体基片之上的介电层、在该介电层且将该半导体基片的一部分暴露的至少一个沟槽、至少置于该至少一个沟槽的底部之上的硅－锗缓冲层，置于该硅－锗缓冲层之上的锗种子层以及置于该锗种子层之上的锗层。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施方案涉及半导体装置领域。举例来说，本专利技术的实施方案涉及在Ge 的选择性外延生长(SEG)之前，具有Ge种子层的低温硅锗(SiGe)的外延结构及其制备方法。
技术介绍
硅(Si)基互补型金属氧化物半导体(CMOS)电子设备的前端处理通常包含高于 900°C处理温度的热循环。相反，对于锗-硅(Ge/Si)基电子设备和光电设备，Ge的存在需 要相对更低温度的处理，例如低于约700°C。这种热预算的不相容在具有Ge/Si基设备的 Si基CMOS电子设备的单片集成中构成了关键的挑战。为了处理这个问题，已经做了一些努力，以使得具有Ge/Si基设备的Si基CMOS电 子设备的单片集成成为可能。一种方法涉及通过组分梯度SiGe缓冲利用超高真空化学气 相沉积(UHVCVD)在 Si 之上生长 Ge。R. M. Sieg 等发表的“Toward device-quality GaAs growthby molecular beam epitaxy on offcut Ge/Sij^GeySi substrates，，，Journalof Vacuum Science&Technology B :Microelectronics and NanometerStructures,1998 年 5月，卷16，3期，1471-1474页中公开了通过Ge/梯度SihGex/Si缓冲层的使用，砷化镓 (GaAs)在Si基片上的外延生长使得具有Si微电子的GaAs基光电器件的单片集成成为可 能。另一种方法涉及利用Si上的两步Ge生长，其由以下步骤组成约350°C至 450 V低温下的Ge种子层的沉积，然后是约500 °C至850°C的更高温下的Ge外延的沉 禾只。Silvia Famdi 等发表白勺"Highperformance germanium-on-si 1 icon detectors for opticalcommunications", Applied Physics Letters, 2002 年 7 月，卷 81,4 其月，586-588 页 公开了以下内容为了最小化与大的晶格失配有关的位错，驰豫低温Ge缓冲薄层在350°C、 以IOsccm的GeH4沉积在Si上。该缓冲层用于促进位错插入作为用于应变驰豫而非岛状生 长的机制。然后将反应器的温度提高至600°C的更高温度并将约4μ m的Ge沉积在Si上。相似的方法公开在Hsin-Chiao Luan 等发表的 “High-quality Geepilayers on Si with low threading-dislocation densities，，，Applied PhysicsLetters,卷 75,19 期，2909-2911页中。该出版物公开了以下内容通过循环热退火后的两步UHVCVD处理获 得了 Si上具有低的穿透位错密度的高质量Ge外延层。Si上的Ge的异质外延在350°C、 以IOsccm的GeH4流开始。在30nm的Ge沉积在Si上之后，熔炉的温度升高至600°C，并将 1 μ m的Ge沉积在Si上。然后在高退火温度和低退火温度之间将晶圆进行循环退火。最近，Junko Nakatsuru 发表的 “Growth of high quality Ge epitaxiallayer on Si (100) substrate using ultra thin Si0 5Ge0 5buffer，，，MaterialsResearch Society, 秋季版，EE 7. 24，2005，中描述了一种在低温Ge种子层生长之前使用大约几个纳米的超薄 低温SihGeJl冲层以及随后的高温Ge外延的方法。该出版物公开了在外延生长之前用稀 释的氢氟酸(DHF)溶液清洗Si基片，并在750°C时进行真空退火。ZjOnmSihGex缓冲层在450-520°C下生长。然后使用两步生长处理在该缓冲层上生长Ge外延层。首先，约30nm的 Ge种子层在350°C 400°C生长，然后约1 μ m的更厚的Ge层在550°C 600°C生长。将所 生成的结构在该厚的Ge外延层生长之后，于约800°C下进行原位退火处理，持续约15分钟。还使用如出版物“Growthof high quality Ge 印itaxial layer on Si(IOO) substrate using ultra thin Sia 5GeQ. 5buffer”中公开的方法，但是没有循环退火，另一出 版物，Ter-Hoe Loh 等发表的“Ultrathin lowtemperature SiGe buffer for the growth of high quality Ge epilayers on Si(100)by ultrahigh vacuum chemical vapor deposition", Applied PhysicsLetters，卷 90，(092108) 2007 公开了能够实现 Si 上的已生 长成的总的Ge中6 X IO6CnT2的蚀坑密度(EPD)。获得大约106cm_2的Ge外延蚀坑密度(EPD) 同时消除退火导致更低的热预算处理并减少Si和混合有Si的Ge中蔓延的掺杂扩散。抑 制Ge和Si混合对维持决定光电二极管反应谱的带隙特性很关键。然而，现有技术中未公开在已形成图案的Si基片上选择性生长高质量应变或应 变驰豫的Ge外延的方法。一种应用是使用Ge/Si作为光探测器进行CMOS处理以实现光电 集成电路(OEIC)。可以在完成前端CMOS处理之后实现Ge在Si基OEIC芯片的指定区域之 上的选择性外延生长(SEG)用于形成Ge/Si光探测器。这不仅仅方便了集成处理而且消除 了实现用于形成台面结构的Ge刻蚀，还带来了与全晶圆之上的总的Ge外延相比更好的晶 体质量这一额外好处。这是由于区域依赖界面形核源(例如位错的相互作用，微粒和穿透 位错(TD))的抑制，以及用作穿透位错陷阱的台面结构侧壁的存在，该穿透位错能够更容 易地向SEG外延的边缘传播出去。
技术实现思路
在本专利技术的一个实施方案中，提供了制备半导体装置的方法。该方法包括在介电 层内形成至少一个沟槽、从而将半导体基片的一部分暴露，至少在该至少一个沟槽的底部 形成硅_锗缓冲层，在该硅_锗缓冲层上形成锗种子层，以及在该锗种子层上形成锗层。在本专利技术的一个实施方案中，提供了一种半导体装置。该半导体装置包括半导体 基片、置于该半导体基片之上的介电层、在该介电层内将该半导体基片的一部分暴露的至 少一个沟槽、至少置于该至少一个沟槽的底部之上的硅-锗缓冲层，置于该硅-锗缓冲层之 上的锗种子层以及置于该锗种子层之上的锗层。附图说明在附图中，同样的参考字符在不同的视图中通常涉及相同的部分。附图不一定按 比例绘制，而是通常强调例示本专利技术的原则。在以下描述中，参考以下附图描述本专利技术的各 种实施方案，其中图1示出了依据本专利技术实施方案的半导体装置的剖面图；图2A 2K示出了例示依据本专利技术实施方案的半导体装置的制备过程的剖面图；图3示出了例示依据本专利技术实施方案的半导体装置的制备方法的流程图；图4示出了依据本本文档来自技高网...
【技术保护点】
一种制备半导体装置的方法，该方法包括：在介电层上形成至少一个沟槽，从而暴露半导体基片的一部分；至少在所述至少一个沟槽的底部上形成硅－锗缓冲层；在所述硅－锗缓冲层上形成锗种子层；以及在所述锗种子层上形成锗层。
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：塔霍洛，会安萨恩阮，
申请(专利权)人：新加坡科技研究局，
类型：发明
国别省市：SG[新加坡]
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