本发明专利技术提供用于保护半导体器件不受静电放电事件损害的器件及方法。一种静电放电保护器件（１００）包括硅衬底（１０４）、设置于该硅衬底内的Ｐ↑［＋］型阳极区（１１６）、以及与该Ｐ↑［＋］型阳极区串联而设置于该硅衬底内的第一Ｎ阱器件区（１２０）。第一Ｐ阱器件区（１２２）与该第一Ｎ阱器件区串联而设置于该硅衬底内，且Ｎ↑［＋］型阴极（１１８）区设置于该硅衬底内。栅电极（１１４）至少覆于该硅衬底的该第一Ｎ阱器件区及该第一Ｐ阱器件区上。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术系有关半导体器件，且尤系有关静电放电保护器件以及用于保护半导体结构的输入端(input)不受静电放电事件损害的方法。
技术介绍
随着半导体科技由130nm至90nm技术进步到65nm、 45nm、 32nm 甚至更微小化后，输出/输入(I/O)焊盘(pad)及供应定位电路(supply clamp)之静电放电(electrostatic discharge, ESD)保护变得更加有挑战性。 对绝缘体上覆硅(silicon-on-insulator， SOI)技术而言特别是如此，其对 于新的制程节点而言系较佳于基体技术(bulk technology)。 ESD事件意 指在提供大量电流给半导体结构之短期间所产生的电流(正或负)放电 现象。现今的ESD保护电路具有许多缺点，特别是与SOI技术一起使用 时。 一些ESD保护电路遭受到高的漏电流(leakage current)及高电容负 载(capacitive 1oading)。其它的ESD保护电路(例如那些在SOI衬底上者) 可展现较低的漏电流及电容负载，但需要薄的SOI膜，该薄的SOI膜 由于高自热(high self-heating)而限制器件的ESD能力，遂减少了在ESD 应力下之错误电流(failure current)。因此，期望提供一种展现低泄漏及低电容负载之ESD保护器件。 亦期望提供一种能减小器件尺寸的ESD保护器件。此外，期望提供一 种利用改良之ESD保护器件来保护半导体结构免于ESD事件损害的方 法。再者，从本专利技术之后续详述及所附申请专利范围结合随附图式及 本专利技术之背景技术，本专利技术之其它期望特征及特性将变得明显。
技术实现思路
根据本专利技术之例示实施例，提供一种静电放电保护器件。该静电 放电保护器件包括硅衬底、设置于该硅衬底内的P+型阳极区、以及设置于该硅衬底内而与该P+型阳极区串联之N阱(N-Wdl)器件区。P阱 (P-Wdl)器件区设置于该硅衬底内而与该N阱器件区串联，且N+型阴极区设置于该硅衬底内。栅电极设置至少大致覆于该硅衬底之该N阱和p阱器件区上。根据本专利技术之另一例示实施例，提供一种用于保护半导体结构的输入端不受静电放电事件损害的方法。该方法包括下列步骤提供第一二极管及第二二极管串联耦合(series-coupled)至输入端；正向偏压 (forward biasing)该第一二极管及该第二二极管；以及若静电放电事件 产生时，短路(shortingout)该第一二极管或该第二二极管。根据本专利技术之再一例示实施例，提供一种用于保护半导体结构不 受静电放电事件损害的方法。该方法包括提供第一二极管及第二二极 管串联耦合至输入端的步骤。该第一二极管与该第二二极管系与上覆 的栅极电性相通。在该栅极处感测静电放电事件，并且将该第一二极 管或该第二二极管的器件区反转(invert)。附图说明以上系结合下列附图描述本专利技术，其中相似的组件符号代表相似的组件，且其中图1系根据本专利技术之例示实施例之ESD保护器件之剖面图2系与RC触发感测电路一起使用之图1之ESD保护器件之示 意电路图3系与高速输入/输出焊盘一起使用之图1之ESD保护器件之示 意电路图4系与局部定位电路一起使用之图1之ESD保护器件之示意电 路图5系与轨道式定位电路一起使用之习知ESD保护器件之示意电 路图6系根据本专利技术之另一例示实施例之ESD保护器件之剖面以及图7系习知ESD保护器件之剖面图。具体实施方式本专利技术之下列详述在本质上系仅作例示用，且并非意欲限制本发 明或本专利技术之应用或使用。再者，并非意欲通过本专利技术之前述先前技 术或本专利技术之下列详述中所提出之任何理论而加以限制。请参阅图1，根据本专利技术之例示实施例的静电放电(dectrostatic discharge, ESD)保护器件100系包括用于保护核心半导体电路(未图标) 免于ESD事件损害之双井场效二极管(dual-well field effect diode， DW-FED)。 ESD保护器件100包括硅衬底，其可为基体(bulk)硅晶圆(未 图标)，或者，较佳地可为在绝缘层106上之薄硅层104(公知为绝缘体 上覆硅或SOI)，其遂由载体晶圆(carrierwafer)108支撑。视所实作的电 路功能而定，薄硅层104典型具有约20至100奈米(nm)之厚度，且 较佳地具有小于约80nm的厚度。该ESD保护器件100进一步包括P+型阳极区116及N"型阴极区 118，两者皆设置于该硅层104中。硅层104的P+型阳极区116与N+ 型阴极区118系由N阱器件区120及P阱器件区122分隔。该P+型与 N"型区系具有比该N阱及P阱区更高的掺杂浓度的区。在本专利技术之例 示实施例中，该P阱及N阱器件区可掺杂有适当的掺杂物至大约5xl017 至大约5xlO"cm—s之浓度，而该P+型阳极区及该N+型阴极区可掺杂有 适当的掺杂物至大约102'至大约1022cm—3之浓度。该P+型阳极区、W 型阴极区、P阱区、及N阱区可以标准方法制造，例如，以离子植入 法(ion implantation)在N型区域植入砷或磷并在P型区域植入硼。该等 井之掺杂决定了 ESD保护器件100之导通(turn-on)电压。栅极绝缘体层110设置于硅层104之表面112上。该栅极绝缘体 可以是通过在氧化环境(oxidizing ambient)下加热硅衬底而热生长成的 二氧化硅，或可以是沉积的绝缘体(例如氧化硅、氮化硅)、高介电常数 绝缘体(例如硅酸铪(HfSiO))或类似者。沉积之绝缘体可以如化学气相 ，冗禾只(chemical vapor deposition, CVD)、〈氐压化学气相沉禾只(low pressure chemical vapor deposition ， LPCVD)、 次大气压化学气相沉禾只 (semi-atmospheric chemical vapor deposition, SACVD)、 电浆辅助化学 气相沉禾只(plasma enhanced chemical vapor deposition, PECVD)等方式沉 积而成。该栅极绝缘体材料之厚度典型为1至10nm。根据本专利技术之一 个实施例，由栅电极形成材料(较佳为多晶硅)形成的栅电极114系沉积6于该栅极绝缘体层上。也可沉积其它的导电栅电极形成材料，例如金 属及金属硅化物。以下的栅电极形成材料指的将是多晶硅，但熟习该
者将知道也可使用其它材料。若栅电极形成材料是多晶硅，则该材料系典型通过硅垸(silane)的氢还原(hydrogen reduction)以 LPCVD沉积成大约50至200nm的厚度，且较佳沉积成大约lOOnm的 厚度。该多晶硅层系较佳地沉积为未掺杂之多晶硅且随后以离子植入 法掺杂杂质。该ESD保护器件100进一步包括侧壁间隔件(sidewall spacer), 124用以界定区116及118。侧壁间隔件124可由任何适当的 介电材料形成，该介电材料在暴露于相同的蚀刻化学品(etoh chemistry) 时具有与栅电极114的栅电极形成材料不同的蚀刻特性。例如，侧壁 间隔件124可由氮化硅、氧化硅、或氧氮化硅形成。如图1明显所本文档来自技高网...
【技术保护点】
一种用于保护半导体结构的输入端不受静电放电事件损害的方法，该方法包括下列步骤： 提供串联耦合至输入端的第一二极管（１３０）及第二二极管（１３２）； 正向偏压该第一二极管及该第二二极管；以及 当静电放电事件发生时，短路该第一 二极管及该第二二极管的其中一个二极管。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A萨曼，S毕比，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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