ＣＭＯＳ半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及ＣＭＯＳ半导体装置及其制造方法。本发明专利技术的ＣＭＯＳ半导体装置包括ｎ型ＭＯＳＦＥＴ和ｐ型ＭＯＳＦＥＴ，ｎ型ＭＯＳＦＥＴ的栅极电极具有由ｈｉｇｈ－ｋ材料构成的第一绝缘层和设置在第一绝缘层上并由金属材料构成的第一金属层，ｐ型ＭＯＳＦＥＴ的栅极电极具有由ｈｉｇｈ－ｋ材料构成的第二绝缘层和设置在第二绝缘层上并由金属材料构成的第二金属层，第一绝缘层和第二绝缘层由不同的ｈｉｇｈ－ｋ材料构成，第一金属层和第二金属层由相同的金属材料构成。

【技术实现步骤摘要】
【国外来华专利技术】CMOS半导体装置及其制造方法
本专利技术涉及一种CMOS半导体装置及其制造方法，尤其涉及将high-k材料用于栅极电极的CMOS半导体装置及其制造方法。
技术介绍
近年来，在CMOS半导体装置中，伴随着微细化，由SiON或SiO2构成的栅极绝缘层薄膜化，因隧道现象穿过栅极绝缘层的漏电流成为问题。相对于此，将铪等high-k材料(高介电常数材料)用于栅极绝缘层，使栅极绝缘层为固定的膜厚，防止发生漏电流。另外，在将high-k材料用于栅极电极的情况下，在与硅栅极电极的界面发生费米能级的钉扎效应(pinning)，因此，作为栅极电极材料，取代多晶硅而使用镍硅化物等金属。例如，在将high-k材料用于栅极绝缘层的情况下，作为p沟道MOSFET的金属栅极电极使用NiSi，作为n沟道MOSFET的金属栅极电极使用Ni2Si。专利文献1：日本特开2002-359295号公报
技术实现思路
专利技术所要解决的课题在CMOS半导体装置中，为了控制p沟道MOSFET和n沟道MOSFET的阈值电压，需要以高精度控制栅极长度Lg。例如，在栅极长度Lg为20nm的情况下，所允许的栅极长度的波动LWR(LineWidthRoughness：线宽度粗糙度)为5％左右，约为1nm。但是，不可能通过同一蚀刻工序、即通过使用一种蚀刻气体的一次蚀刻工序对如NiSi和Ni2Si那样材料不同的栅极电极进行高精度加工，通常，电极的侧壁有时成为锥状。另一方面，在通过分别不同的蚀刻工序对材料不同的两个栅极电极进行加工的情况下，在栅极长度Lg为20nm那样的微细结构中，不可能实现蚀刻掩模的掩模对准。因此，本专利技术的目的在于提供一种以高精度控制栅极长度的使用high-k材料的CMOS半导体装置及其制造方法。因此，本专利技术的CMOS半导体装置，包括n型MOSFET和p型MOSFET，其特征在于，n型MOSFET的栅极电极具有由high-k材料构成的第一绝缘层和设置在第一绝缘层上并由金属材料构成的第一金属层，p型MOSFET的栅极电极具有由high-k材料构成的第二绝缘层和设置在第二绝缘层上并由金属材料构成的第二金属层，第一绝缘层和第二绝缘层由不同的high-k材料构成，第一金属层和第二金属层由相同的金属材料构成。另外，本专利技术提供一种CMOS半导体装置的制造方法，该CMOS半导体装置包括n型MOSFET和p型MOSFET，其特征在于，该制造方法包括：准备规定了n型MOSFET形成区域和p型MOSFET形成区域的半导体基板的工序；在半导体基板上依次形成high-k材料层、第一盖层、以及第一金属层的工序；将p型MOSFET形成区域以外的第一盖层以及第一金属层除去的工序；在半导体基板上依次形成第二盖层以及第二金属层的工序；将n型MOSFET形成区域以外的第二金属层除去的工序；将第一金属层和第二金属层用作掩模，除去n型MOSFET形成区域和p型MOSFET形成区域之间的第二盖层的工序；除去第一金属层和第二金属层的工序；在半导体基板上形成栅极金属材料层的工序；在同一蚀刻工序中对栅极金属材料层进行蚀刻，形成n型MOSFET和p型MOSFET的各栅极电极的栅极金属层的工序。在本专利技术的CMOS半导体装置中，能够以高精度对阈值电压进行控制。另外，在本专利技术的CMOS半导体装置的制造方法中，由于在同一蚀刻工序中形成n型MOSFET和p型MOSFET的各栅极电极的栅极金属层，因此，能够以高精度对栅极电极进行加工。附图说明图1是本专利技术的实施方式1的CMOS半导体装置的剖视图。图1A是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1B是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1C是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1D是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1E是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1F是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1G是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1H是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1I是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1J是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图1K是本专利技术的实施方式1的CMOS半导体装置的制造工序的剖视图。图2A是本专利技术的实施方式2的CMOS半导体装置的制造工序的剖视图。图2B是本专利技术的实施方式2的CMOS半导体装置的制造工序的剖视图。图2C是本专利技术的实施方式2的CMOS半导体装置的制造工序的剖视图。图3A是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图3B是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图3C是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图3D是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图3E是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图3F是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图3G是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图3H是本专利技术的实施方式3的CMOS半导体装置的制造工序的剖视图。图4A是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图4B是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图4C是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图4D是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图4E是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图4F是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图4G是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图4H是本专利技术的实施方式4的CMOS半导体装置的制造工序的剖视图。图5A是本专利技术的实施方式4的其他CMOS半导体装置的制造工序的剖视图。图5B是本专利技术的实施方式4的其他CMOS半导体装置的制造工序的剖视图。图5C是本专利技术的实施方式4的其他CMOS半导体装置的制造工序的剖视图。图6A是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图6B是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图6C是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图6D是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图6E是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图6F是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图6G是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图6H是本专利技术的实施方式5的CMOS半导体装置的制造工序的剖视图。图7A是本专利技术的实施方式6的CMOS半导体装置的制造工序的剖视图。图7B是本专利技术的实施方式6的CMOS半导体装置的制造工序的剖视图。图7C是本专利技术的实施方式6的CMOS半导体装置的制造工序的剖视图。图7D是本专利技术的实施方式6的CMOS半导体装置的制造工序的剖视图。图7E是本专利技术的实施方式6的CMOS半导体装置的制造工序的剖视图。图7F是本专利技术的实本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ半导体装置，包括ｎ型ＭＯＳＦＥＴ和ｐ型ＭＯＳＦＥＴ，其特征在于，ｎ型ＭＯＳＦＥＴ的栅极电极具有由ｈｉｇｈ－ｋ材料构成的第一绝缘层和设置在第一绝缘层上并由金属材料构成的第一金属层，ｐ型ＭＯＳＦＥＴ的栅极电极具有由ｈｉｇｈ－ｋ材料构成的第二绝缘层和设置在第二绝缘层上并由金属材料构成的第二金属层，第一绝缘层和第二绝缘层由不同的ｈｉｇｈ－ｋ材料构成，第一金属层和第二金属层由相同的金属材料构成。

【技术特征摘要】
【国外来华专利技术】JP 2007-12-3 2007-3120101.一种CMOS半导体装置的制造方法，该CMOS半导体装置包括作为p型场效应晶体管的第一晶体管和作为n型场效应晶体管的第二晶体管，第一晶体管包括：第一栅极绝缘膜，设置在半导体基板的第一部分之上；第一栅极电极，设置在第一栅极绝缘膜之上，第二晶体管包括：第二栅极绝缘膜，设置在半导体基板的第二部分之上；第二栅极电极，设置在第二栅极绝缘膜之上，第一和第二栅极电极具有相同金属材料的金属层，该方法包括如下工序：在所述半导体基板的至少第一和第二部分之上形成由包含铪的High-k材料构成的绝缘膜；在所述绝缘膜的第三部分之上形成具有与铪不同的第一元素的第一盖层；在所述绝缘膜的第四部分之上形成具有与所述第一元素以及铪不同的第二元素的第二盖层；通过热处理使所述绝...

【专利技术属性】
技术研发人员：三濑信行，荣森贵尚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP[日本]