利用沟槽隔离形成的无闭锁垂直瞬态电压抑制二极管阵列结构制造技术

一种大体上按照垂直半导体功率器件制程来制造瞬态电压抑制二极管（ＴＶＳ）阵列结构的方法，此方法包含以下步骤：在半导体衬底上的具有第一导电类型的外延层上开设若干个隔离沟槽，并在二个隔离沟槽之间应用体区掩膜来掺杂具有第二导电类型的体区。此方法进一步包含以下步骤：使用源极掩膜来植入若干个具有第一导电类型的掺杂区域，以构成若干个二极管，其中，若干个隔离沟槽隔离并阻止由于不同导电类型的掺杂区域之间的闭锁效应所引发的寄生ＰＮＰ晶体管或寄生ＮＰＮ晶体管。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种瞬态电压抑制二极管(transient voltage suppressing;TVS )的电路结构及其制造方法。尤其涉及一种使用沟槽隔离技术来制造垂 直瞬态电压抑制二极管阵列的改良的电路结构及其制造方法，用以解决闭锁 效应这一技术性上的困难。2、 先前技术传统技术中，对于瞬态电压抑制二极管(TVS)阵列结构的设计与制造 方法一直存在着一种技术性上的困难。该技术性的困难，也就是指在瞬态电 压抑制二极管阵列结构中的多个PN结二极管通常是使用标准的互补式金属 氧化物半导体(CMOS)制程步骤来形成在半导体衬底上，因此，往往会产生固 有的PNP寄生晶体管与NPN寄生晶体管。在静电放电(electrostatic discharge; ESD)的情况下或发生瞬态电压时，会有较大的电压施加于瞬态电压抑制二极 管阵列结构，寄生NPN晶体管或寄生PNP晶体管就会开启并触发闭锁 (latch-up)效应，而导致一种突然且猛烈的电压骤回(snapback)现象。这种突然且猛烈的骤回现象极有可能会对于系统的稳定性产生不可预期的影响甚 至造成损害。另外，在瞬态电压抑制二极管阵列结构中的寄生NPN晶体管或 寄生PNP晶体管的闭锁效应可能会进一步导致其它突如其然或不可预期的 电压-电流瞬态(transient)变化。然而，由瞬态电压抑制二极管阵列结构中 寄生NPN晶体管或寄生PNP晶体管的闭锁现象所造成的技术性难题却无法 轻易地获得解决。特别是，瞬态电压抑制二极管通常用于防止集成电路遭受突然的过电压 而产生损害。 一种集成电路被设计为在正常范围的电压下运行。然而，在许 多情况下，例如静电放电时，电流会快速地产生瞬态变化并且减轻，而高电 压可能就会突如其然且无法控制地对于电路造成冲击。当发生这种过电压的7情况时，就需要瞬态电压抑制二极管去执行防护功能来避免可能会对集成电 路造成的伤害。随着越来越多的器件是通过集成电路来实现的，集成电路将 变得很容易受到过电压的损害，而对于瞬态电压抑制二极管的损害防护的需 求也将随之增加。瞬态电压抑制二极管的典型应用包含有通用串行总线(USB)电源与数据线防护、数字影像接口 (Digital video interface)、高速以 太网络(Ethemet)、笔记本计算机、显示器以及平面显示器等。图1A与图IB分别显示一种瞬态电压抑制二极管器件的电路图与电流-电压图。 一种理想的瞬态电压抑制二极管应当可以在输入电压Vin小于击穿 电压Vb时，将电流全部加以阻挡，即获得零电流(zero-current),从而最小 化漏电流。再者，理想上，当输入电压Vin大于击穿电压Vb时，瞬态电压 抑制二极管在这种情况下应该具有接近零的电阻，以致于瞬态电压能够被有 效地抑制下来。 一种利用具有击穿电压的PN结器件来实现的瞬态电压抑制 二极管可以在瞬态输入电压超过击穿电压的情况时，允许电流传导而获得瞬 态电压的防护。然而，如图1B中所示，由于PN结类型的瞬态电压抑制二极 管具有高电阻，因此不具有少数载子并且其抑制效果不佳。同样地，利用双 极型NPN/PNP来实现的瞬态电压抑制二极管具有双极型晶体管的雪崩触发(avalanche-triggered)启动，雪崩电流会随双极增益而放大，而基极将会涌 进少数载子，且双极型瞬态电压抑制二极管能够获得较佳的抑制电压。随着电子技术的发展，越来越多的器件与应用需要瞬态电压抑制二极管 阵列结构来提供静电放电(ESD)防护，特别是针对于高带宽数据总线的防护。 图2A为一种四沟道瞬态电压抑制二极管的电路图；图2B是瞬态电压抑制二 极管阵列结构的侧面剖视图，仅仅显示了该阵列器件的核心部份。如图2A 与图2B所示的瞬态电压抑制二极管阵列包含串联的若干个高压侧控向二极 管(high-side steering diode)与低压侦lj控向二极管(low-side steering diode)， 其中高压侧控向二极管连接到Vcc，低压侧控向二极管连接到接地电位。高 压侧控向二极管与低压侧控向二极管还并联一主线齐纳二极管(Zener diode),控向二极管比齐纳二极管小了许多并具有较低的结电容(junction capacitance)。此外，如图2C所示，这样的实施方法进一步产生另一个问题， 也就是由于寄生NPN晶体管与寄生PNP晶体管所导致的硅控整流器(SCR) 操作产生的闭锁效应。主线齐纳二极管击穿会触发其上的寄生NPN晶体管开启，进一步开启硅控整流器而造成闭锁效应。在高温时，即使寄生NPN晶体 管并未开启，但流经寄生NPN晶体管的NP结的高的漏电流可能也会开启硅 控整流器，从而导致闭锁效应。为了抑制由寄生PNP晶体管与寄生NPN晶 体管所导致的硅控整流器操作产生的闭锁效应，如图2B所示，实施在半导 体衬底上的实际器件需要在半导体衬底上横向延伸一段距离，此距离可以高 达10微米或更多，但是其抑制效果通常不够有效。如图3A与图3B所示，其说明在以太网络差分保护电路(Ethernet differential protection circuit)由于寄生PNP晶体管上的闭锁效应所导致的特 殊困难。在此以太网络防护电路中，Vcc与接地管脚都是以浮置(floating) 方式设置的。然而，在这个设计中的寄生的硅控整流器结构并不足够弱，仍 会导致如图3B所示的突变电压的骤回现象。这样的突发与强烈的骤回现象 可能会对于系统的稳定性造成不可预期的影响甚至产生伤害。由于寄生PNP 晶体管本来就存在于互补式金属氧化物半导体(CMOS)的制程中，且实际上 Vcc与接地管脚浮置会让闭锁效应恶化，这些困难并无法轻易地获得解决。 另外，也需要额外的埋入层(buried layers)来抑制寄生PNP晶体管的增益， 这将导致复杂的器件结构与极高的制造成本。因此，在电路设计和器件制造领域，仍然需要提供一种新颖改良的电路 结构与制造方法来解决以上所述的各种困难。尤其是，目前仍然需要提供新 颖改良的瞬态电压抑制二极管电路，以便能够有效率并容易地防止寄生PNP 晶体管或寄生NPN晶体管的闭锁效应。
技术实现思路
本专利技术一方面在于提供一种崭新的与改良的瞬态电压抑制二极管阵列结 构，通过使用闭锁隔离沟槽来防止寄生PNP晶体管或寄生NPN晶体管的闭 锁效应，从而克服前述传统瞬态电压抑制二极管阵列所造成的诸多困难与限 制。本专利技术的另一方面在于提供一种使用隔离沟槽的无闭锁垂直瞬态电压抑 制二极管阵列结构，将绝缘沟槽设置在二极管之间，使得相邻的二极管之间 的横向距离能够被縮短，而不涉及闭锁效应。简单来说，本专利技术的一个较佳实施例公开一种瞬态电压抑制二极管阵列结构，其包含若干个形成在半导体衬底上的二极管，以作为不同导电类型的若干个掺杂区域，从而构成若干个PN结。该瞬态电压抑制二极管阵列结构 进一步包含有设置在前述二极管之间的一绝缘沟槽，用于隔离并防止寄生 PNP晶体管或寄生NPN晶体管所造成的闭锁效应(latch-up)。本专利技术进一步公开一种集成有瞬态电压抑制二极管阵列结构的电子器件 的制造方法。此制造方法包含以下步骤通过掺杂具有不同导电类型的若干 个掺杂区域，在半导体衬底上制造瞬态电压抑制二极管阵列，从而本文档来自技高网...

【技术保护点】
一种瞬态电压抑制二极管（ＴＶＳ）阵列结构，其包含：　若干个二极管，形成在一半导体衬底上，作为不同导电类型的若干个掺杂区域，用来构成若干个ＰＮ结；以及　一绝缘沟槽，设置在所述的二极管之间，用来隔离并防止寄生ＰＮＰ晶体管或寄生ＮＰＮ 晶体管在该半导体衬底上不同导电类型的掺杂区域之间所引发的闭锁效应。

【技术特征摘要】
【国外来华专利技术】US 2006-11-30 11/606,6021. 一种瞬态电压抑制二极管(TVS)阵列结构，其包含若干个二极管，形成在一半导体衬底上，作为不同导电类型的若干个掺杂区域，用来构成若干个PN结；以及一绝缘沟槽，设置在所述的二极管之间，用来隔离并防止寄生PNP晶体管或寄生NPN晶体管在该半导体衬底上不同导电类型的掺杂区域之间所引发的闭锁效应。2. 如权利要求1所述的瞬态电压抑制二极管阵列结构，其特征在于，所述的 PN结形成在所述的半导体衬底上，作为垂直PN结，该半导体衬底包含 的第一导电类型与第二导电类型的若干个电极分别连接到设置在半导体 衬底上表面的高电压与设置在半导体衬底下表面的低电压。3. 如权利要求1所述的瞬态电压抑制二极管阵列结构，进一步包含有至少二 个设置在所述绝缘沟槽之间的垂直堆栈PN结，所述PN结之间在该半导 体衬底上具有较大横向宽度，从而构成一齐纳二极管。4. 如权利要求3所述的瞬态电压抑制二极管阵列结构，其特征在于，所述的 齐纳二极管进一步被设置在其两侧的绝缘沟槽隔离，并使该齐纳二极管和 所述瞬态电压抑制二极管阵列结构中的其他二极管隔离，以此防止闭锁效 应的发生。5. 如权利要求1所述的瞬态电压抑制二极管阵列结构进一步包含至少二个 输入/输出(I/O)接触衬垫，每一输入/输出接触衬垫与二个PN结接触， 分别作为通过绝缘沟槽进行隔离的一高压侧二极管与一低压侧二极管，所 述的绝缘沟槽上覆盖着绝缘层，而所述的绝缘层上覆盖所述的输入/输出 接触衬垫。6. 如权利要求1所述的瞬态电压抑制二极管阵列结构，其特征在于，所述的半导体衬底进一步包含一N-型衬底，用以支撑一N-型外延层，其中所述 的PN结在该半导体衬底上形成垂直PN结，该半导体衬底具有一阳极与 一阴极，该阳极设置在半导体衬底下表面，连接到一高电压，该阴极设置 在半导体衬底上表面，连接到一低电压。7. 如权利要求6所述的瞬态电压抑制二极管阵列结构，其特征在于，所述的 半导体衬底进一步包含一 P-型体区，该P-型体区设置在该N-型外延层上 的二个绝缘沟槽之间，其中该体区进一步包围着一齐纳N-型掺杂区域， 而形成一垂直堆栈PN结，从而在所述的二个绝缘沟槽之间构成一齐纳二 极管。8. 如权利要求6所述的瞬态电压抑制二极管阵列结构，其特征在于，所述的 饿半导体衬底进一步包含一 P-型体区，该P-型体区设置在该N-型外延层 上的二个绝缘沟槽之间，其中该体区进一步包围着一N-型掺杂区域，从 而和该P-型体区形成一 PN结，用来作为所述瞬态电压抑制二极管阵列结 构的低压侧二极管。9. 一种瞬态电压抑制二极管(TVS)阵列结构，其设置在一半导体衬底上， 且该半导体衬底支撑着具有第一导电类型的外延层，其特征在于，所述的 瞬态电压抑制二极管阵列结构进一步包含开设在所述外延层上的若干个绝缘沟槽，且在外延层上的二个绝缘沟 槽之间具有一第二导电类型的体区；以及一齐纳掺杂区域，为第一导电类型，且位于所述的体区上，用来构成 一齐纳二极管，该齐纳二极管包含垂直堆栈PN结，用来负载一瞬态电流 以抑制一瞬态电压。10. 如权利要求9所述的瞬态电压抑制二极管阵列结构，其特征在于，所述的 齐纳二极管进一步被二个邻近该齐纳二极管设置的绝缘沟槽加以隔离，从 而使该齐纳二极管与该垂直瞬态电压抑制二极管阵列结构的另一二极管 相隔离，从而防止一闭锁效应的发生。11. 如权利要求9所述的瞬态电压抑制二极管阵列结构，其特征在于，所述的 体区进一步包含一第一导电类型的低压...

【专利技术属性】
技术研发人员：马督儿博德，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：BM[百慕大]