瞬态电压抑制器制造技术

公开了瞬态电压抑制器。所述瞬态电压抑制器包括半导体衬底；位于所述半导体衬底中的第一掺杂区；位于所述半导体衬底上的外延层；位于所述外延层中隔离区；位于所述外延层中的第二掺杂区；位于所述外延层中的第三掺杂区，其中所述第二掺杂区围绕所述第三掺杂区的至少一部分；以及位于所述第三掺杂区中的第四掺杂区；以及互连结构，将所述隔离区和所述第二掺杂区彼此短接。所述瞬态电压抑制器包括穿通二极管，所述第一掺杂区和所述第二掺杂区、所述第三掺杂区以及所述第四掺杂区分别作为所述穿通二极管的集电区、基区和发射区。该瞬态电压抑制器采用穿通二极管降低工作电压，从而提高大功率下的静电释放能力。

【技术实现步骤摘要】

本专利技术涉及微电子
，更具体地，涉及瞬态电压抑制器。
技术介绍
瞬态电压抑制器TVS(Transient Voltage Suppressor)是在稳压管基础上发展的高效能电路保护器件。TVS二极管的外形与普通稳压管无异，然而，由于特殊的结构和工艺设计，TVS二极管的瞬态响应速度和浪涌吸收能力远高于普通稳压管。例如，TVS二极管的响应时间仅为10-12秒，并且可以吸收高达数千瓦的浪涌功率。在反向应用条件下，当承受一个高能量的大脉冲时，TVS二极管的工作阻抗会快速降至极低的导通值，从而允许大电流通过，同时，将电压箝位在预定水平。因此，TVS二极管可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。在申请号为CN201420858051.3的中国专利申请中，公开了一种由三个分立器件集成在一个芯片上形成的TVS器件。如图1所示，该TVS器件包括第一二极管D1、第二二极管D2和齐纳二极管ZD，其中第一二极管D1和齐纳二极管ZD反向串联。第一二极管D1和齐纳二极管的阳极分别连接信号端I/O和接地端GND，第二二极管D2的阴极和阳极分别连接信号端I/O和接地端GND。在浪涌发生时，如果在信号端I/O和接地端之间承受正电压，并且正电压的数值高于齐纳二极管ZD的击穿电压，则产生沿着第一二极管的正向和齐纳二极管的反向流动的电流，从而起到ESD防护的作用。如果在信号端I/O和接地端之间承受负电压，则仅第二二极管D2正向导通。在图1示出的TVS器件是单向器件，其中，普通的整流二极管作为小电容值的附加电容，与齐纳二极管串联。该TVS器件的电容值将取决于附加电容的电容值。该TVS器件包括在一个芯片中集成的多个分立器
件，从而极大地降低了封装成本，但是制作工艺相对复杂。在不考虑工艺复杂度和成本的前提下，可以实现低电容单向ESD防护功能。然而，由于齐纳二极管的特性限制，该TVS不能实现低工作电压。在齐纳二极管中，如果利用高掺杂减小工作电压，那么漏电流也会增加。为了兼顾漏电流和工作电压需要控制齐纳二极管中的掺杂浓度，结果，齐纳二极管的工作电压通常不低于5V。该工作电压的限制也导致TVS的瞬态功率受到限制，使得TVS不能应用于大功率应用中。因此，期望开发新型的TVS器件，进一步降低TVS的工作电压，从而提高大功率下的静电释放能力。
技术实现思路
本专利技术要解决的技术问题是提供一种采用穿通二极管实现的TVS器件。根据本专利技术的一方面，提供一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；位于所述半导体衬底中的第二掺杂类型的第一掺杂区，其中第二掺杂类型与第一掺杂类型相反；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的隔离区；位于所述外延层中的第二掺杂类型的第二掺杂区；位于所述外延层中的第一掺杂类型的第三掺杂区，其中所述第二掺杂区围绕所述第三掺杂区的至少一部分；以及位于所述第三掺杂区中的第二掺杂类型的第四掺杂区；以及互连结构，将所述隔离区和所述第二掺杂区彼此短接，其中，所述瞬态电压抑制器包括穿通二极管，所述第一掺杂区和所述第二掺杂区、所述第三掺杂区以及所述第四掺杂区分别作为所述穿通二极管的集电区、基区和发射区。优选地，所述第一掺杂区和所述第二掺杂区将所述第三掺杂区的所述至少一部分限定为半导体岛，所述第一掺杂区用于限定所述半导体岛的底部，所述第二掺杂区用于限定所述半导体岛的侧壁。优选地，在所述穿通二极管导通时，电流路径包括所述第四掺杂区、所述第三掺杂区、所述第一掺杂区和所述第二掺杂区、所述隔离区、以及所述半导体衬底。优选地，还包括：位于所述半导体衬底中的第二掺杂类型的第五掺杂区；以及位于所述外延层中的第一掺杂类型的第七掺杂区，其中，所述瞬态电压抑制器还包括第一二极管，所述第七掺杂区和所述外延层分别作为所述第一二极管的阳极和阴极。优选地，还包括第二二极管，所述半导体衬底和所述外延层分别作为所述第二二极管的阳极和阴极。优选地，所述瞬态电压抑制器具有信号端和接地端，所述第一二极管的阴极和所述穿通二极管的发射区彼此电连接，所述第一二极管的阳极和所述穿通二极管的集电区分别连接所述信号端和所述接地端，所述第二二极管的阴极和阳极分别连接所述信号端和所述接地端。优选地，还包括位于所述外延层中的第二掺杂类型的第六掺杂区，所述第六掺杂区围绕所述第七掺杂区，其中，所述第六掺杂区与所述第四掺杂区电连接。优选地，还包括位于所述外延层中的第二掺杂类型的第八掺杂区，所述第八掺杂区位于所述第二二极管的区域内，并且与所述第七掺杂区电连接。优选地，所述第一二极管、所述第二二极管和所述穿通二极管使用公共的所述半导体衬底。优选地，所述隔离区限定所述第一二极管、所述第二二极管和所述穿通二极管各自的有源区。优选地，第一掺杂类型为N型和P型之一，第二掺杂类型为N型和P型中的另一个。根据本专利技术的实施例的瞬态电压抑制器采用穿通二极管。由于穿通二极管的击穿电压远小于齐纳二极管，因此可以降低瞬态电压抑制器的工作电压，例如，可以实现2.8V、3.3V、5V等多种工作电压，从而提高大功率下的静电释放能力。进一步地，由于采用互连结构将所述隔离区和所述第二掺杂区彼此短接，即使该穿通二极管基于垂直的NPN结构叠层，也可以作为平面器件使用。因此，该瞬态电压抑制器可以选择性地作为垂直器件或水平器件来使用。在优选的实施例中，第一二极管和第二二极管与穿通二极管集成在
同一个芯片中。由于采用互连结构将所述隔离区和所述第二掺杂区彼此短接，第一二极管和第二二极管与穿通二极管可以使用公共的掺杂半导体衬底，从而容易地将三者集成在一个芯片中。在该瞬态电压抑制器中，将普通的整流二极管作为小电容值的附加电容，与穿通二极管串联。利用串联的整流二极管减小该瞬态电压抑制器的电容值，从而提高该瞬态电压抑制器的瞬态响应速度。此外，该瞬态电压抑制器的制作工艺与传统的双极晶体管工艺兼容，并且可以在将整流二极管和穿通二极管集成在一起时仍然可以最小化半导体层和/或掺杂区的数量，从而可以避免瞬态电压抑制器的结构复杂化和制造成本的显著增加。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其它目的、特征和优点将更为清楚，在附图中：图1示出根据现有技术的瞬态电压抑制器的电路示意图；图2示出根据实施例的瞬态电压抑制器的电路示意图；图3示出根据本专利技术第一实施例的瞬态电压抑制器的截面图；图4示出根据本专利技术第二实施例的瞬态电压抑制器的截面图；图5a至5h示出图4所示瞬态电压抑制器的制造方法各个阶段的截面图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域
上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。本文档来自技高网...

【技术保护点】
一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；位于所述半导体衬底中的第二掺杂类型的第一掺杂区，其中第二掺杂类型与第一掺杂类型相反；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的隔离区；位于所述外延层中的第二掺杂类型的第二掺杂区；位于所述外延层中的第一掺杂类型的第三掺杂区，其中所述第二掺杂区围绕所述第三掺杂区的至少一部分；以及位于所述第三掺杂区中的第二掺杂类型的第四掺杂区；以及互连结构，将所述隔离区和所述第二掺杂区彼此短接，其中，所述瞬态电压抑制器包括穿通二极管，所述第一掺杂区和所述第二掺杂区、所述第三掺杂区以及所述第四掺杂区分别作为所述穿通二极管的集电区、基区和发射区。

【技术特征摘要】
1.一种瞬态电压抑制器，包括：第一掺杂类型的半导体衬底；位于所述半导体衬底中的第二掺杂类型的第一掺杂区，其中第二掺杂类型与第一掺杂类型相反；位于所述半导体衬底上的第二掺杂类型的外延层；位于所述外延层中的第一掺杂类型的隔离区；位于所述外延层中的第二掺杂类型的第二掺杂区；位于所述外延层中的第一掺杂类型的第三掺杂区，其中所述第二掺杂区围绕所述第三掺杂区的至少一部分；以及位于所述第三掺杂区中的第二掺杂类型的第四掺杂区；以及互连结构，将所述隔离区和所述第二掺杂区彼此短接，其中，所述瞬态电压抑制器包括穿通二极管，所述第一掺杂区和所述第二掺杂区、所述第三掺杂区以及所述第四掺杂区分别作为所述穿通二极管的集电区、基区和发射区。2.根据权利要求1所述的瞬态电压抑制器，其中，所述第一掺杂区和所述第二掺杂区将所述第三掺杂区的所述至少一部分限定为半导体岛，所述第一掺杂区用于限定所述半导体岛的底部，所述第二掺杂区用于限定所述半导体岛的侧壁。3.根据权利要求1所述的瞬态电压抑制器，其中，在所述穿通二极管导通时，电流路径包括所述第四掺杂区、所述第三掺杂区、所述第一掺杂区和所述第二掺杂区、所述隔离区、以及所述半导体衬底。4.根据权利要求3所述的瞬态电压抑制器，还包括：位于所述半导体衬底中的第二掺杂类型的第五掺杂区；以及位于所述外延层中的第一掺杂类型的第七掺杂区，其中，所述瞬态电压抑制器...

【专利技术属性】
技术研发人员：周源，唐晓琦，巨长胜，
申请(专利权)人：北京燕东微电子有限公司，
类型：发明
国别省市：北京;11