瞬态电压抑制器及其制造方法技术

本发明专利技术提供了一种瞬态电压抑制器及其制造方法，在现有的瞬态电压抑制器的基础上额外的添加栅叠层，并利用扩散隔离区复用为导电通道，使得所述栅叠层、第一掺杂区、导电通道、第二半导体层构成一个与所述瞬态电压抑制器的齐纳或雪崩二极管并联的MOS管，以实现在I/O端的电流较大时，所述MOS管导通，从而为所述齐纳或雪崩二极管分担部分I/O端的电流，以避免所述齐纳或雪崩二极管因为承受过高的电流而损坏，提高了所述瞬态电压抑制的鲁棒性能，且不会引起制造成本的明显增加。

【技术实现步骤摘要】

本专利技术设计半导体器件及其制造方法，尤其涉及一种瞬态电压抑制器及其制造方法。
技术介绍
瞬态电压抑制器(TVS器件)用于保护集成电路免受因集成电路上突发的过压带来的损害。随着带有易受过电压损害的集成电路器件的增加，对于瞬态电压抑制器保护的需要也日益增加，诸如USB电源、数据线保护、视频界面、高速以太网、笔记本电脑、监视器以及平板显示器等器件均需要应用瞬态电压抑制器，这些器件中的高速率传输器件除了要求瞬态电压抑制器具有较强的保护能力外，还需要有较快的响应速度，因此，需要瞬态电压抑制器具有较低的寄生电容，如低于0.5PF。图1a现有技术中常用的瞬态电压抑制器的结构示意图，图1b为其等效电路，而图1c为其电容等效电路图。在图1a中，N型埋层NBL与P型衬底P-sub形成图1b中的齐纳二极管DZ，P型掺杂区P+与N型外延层Nepi形成图1b中的整流二极管D1，N型掺杂区N+与P型外延层Pepi形成图1b中的整流二极管D2。齐纳二极管DZ与整流二极管D1串联后再与整流二极管D2并联在I/O与GND之间。当I/O端出现正的静电放电电压时，静电电流由整流二极管D1、齐纳二极管DZ到GND端，整流二极管D1正向偏置，而齐纳二极管DZ反向击穿，使得I/O端的电压被钳位为一个较低的电压，当I/O端出现正负静电放电电压时，静电电流通过整流二极管D2到GND端，而整流二极管D1反偏。从图1c的电容等效电路可得出I/O与GND之间的电容CI/O-GND＝C1*CZ/(C1+CZ)+C2.由于齐纳二极管DZ作为ESD保护器件，为了获得较强的ESD保护，齐纳二极管DZ需要较大的PN结面积，即N型埋层NBL的面积较大因此，CZ不可避免的很大，则CI/O-GND约等于C1+C2。综上，对于现有的这种瞬态电压抑制器结构而言，为了减少其寄生电容，只能尽可能的减小电容C1、C2。如需要减小二极管D1的结面积，则只能减小P型掺杂区P+的面积，然而，二极管D1的结面积设计得较小，又会影响瞬态电压抑制器器件的鲁棒性，即使瞬态电压抑制器不能承受大的浪涌电流或静电电流。因为，当I/O端的电流从高掺杂浓度的P型掺杂区P+到N型外延层Npei，再到N埋层NBL，最后通过P型衬底P-Sub到GND端，若P+区的面积相对NBL来说非常小，如图1所示，NBL与P-Sub形成的PN结只有一部分(P+区域下方的部分)用来通过大部分的I/O端的电流，从而使得该区域由于电流高度集中而温度过高，最终可能损坏齐纳二极管DZ，使的瞬态电压抑制失效。因此，现有的这种瞬态电压抑制器在获得低电容时，不能兼顾较好的鲁棒性能。
技术实现思路
有鉴于此，本专利技术提供一种瞬态电压抑制器及其制造方法，使得所述瞬态电压抑制器在获得低寄生电容的同时，还有较高的鲁棒性能。一种瞬态电压抑制器，其特征在于，包括：第一掺杂类型的第一半导体层，第二掺杂类型的第一埋层，所述第一埋层位于所述第一半导体层中，且被所述第一半导体层裸露，第二掺杂类型的第二半导体层，所述第二半导体层位于所述第一埋层上方，第一掺杂类型的第一掺杂区，所述第一掺杂区位于所述第二半导体层中，且被所述第二半导体层裸露，位于所述第二半导体层上的栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层，第一掺杂类型的导电通道，所述导电通道与所述栅叠层相邻，并延伸至所述第一半导体层处或所述第一半导体层中，与所述第一掺杂区电连接的第一电极，与所述栅极导体层电连接的第二电极，与所述第一半导体层电连接的第三电极，所述第二电极与第三电极电连接；优选地，当所述第二电极与第一电极之间的电压差的达到第一阈值电压时，位于所述栅叠层下方的所述第二半导体层的表面形成一层第一掺杂类型的反型层，所述第一掺杂区通过所述反型层与所述导电通道电连接。优选地，所述第一阈值电压的绝对值大于所述第一半导体层与所述第一埋层之间的第一PN结的反向击穿电压。优选地，所述第一阈值电压的绝对值大于所述瞬态电压抑制的应用电压的两倍。优选地，所述第一半导体层包括第一掺杂类型的半导体衬底和具有第一掺杂类型的第二埋层，所述第一埋层位于所述半导体衬底的第一区域中，且被所述半导体衬底裸露，所述第二埋层位于所述半导体衬底的第二区域中，且被所述半导体衬底裸露，所述导电通道伸至所述第二埋层处或第二埋层中。优选地，所述的瞬态电压抑制器还包括：第一掺杂类型的第三半导体层，所述第三半导体层位于所述第二埋层上方，第二掺杂类型的第二掺杂区，所述第二掺杂区位于所述第三半导体层中，且被所述第三半导体层裸露，与所述第二掺杂区电连接的第四电极，所述第四电极与所述第一电极电连接。优选地，所述导电通道位于所述第二半导体层的两侧，以复用为所述瞬态电压抑制器的隔离结构。优选地，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。一种瞬态电压抑制器的制造方法，其特征在于，包括：在第一掺杂类型的第一半导体层中，形成第二掺杂类型的第一埋层，所述第一埋层被所述第一半导体层裸露，在所述第一埋层上方形成第二掺杂类型的第二半导体层，在所述第二半导体层上形成栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层；在所述第二半导体层中，形成与所述栅叠层的一侧相邻的且具有第一掺杂类型的第一掺杂区，所述第一掺杂区被所述第二半导体层裸露，形成与所述栅叠层的另一侧相邻，且延伸至所述第一半导体层处或第一半导体层中的导电通道；形成与所述第一掺杂区电连接的第一电极，形成与所述栅极导体层电连接的第二电极，形成与所述第一半导体层电连接的第三电极。优选地，以所述栅叠层作为形成所述第一掺杂区的掩模层。优选地，所述第一半导体层包括第一掺杂类型的半导体衬底和第一掺杂类型的第二埋层，使所述第一埋层和第二埋层分别形成于所述半导体衬底中，且均被所述半导体衬底裸露，其中，所述第二埋层与所述第一埋层相邻所述导电通道由所述第二半导体层的两侧伸至所述第二埋层或所述第二埋层中。优选地，形成所述第二半导体层的步骤包括：在所述第一半导体层和第一埋层上方，生长外延层，在所述第一埋层和第二埋层自掺杂的作用下，所述外延层在所述第一埋层上方的部分为所述第二半导体层，所述外延层在所述第二埋层上方的部分为具有第一掺杂类型的第三半导体层。优选地，所述的制造方法还包括，在所述第三半导体层中形成具有第二掺杂类型的第二掺杂区，以及形成与所述第二掺杂区电连接的第四电极，所述第四电极与所述第一电极电连。优选地，形成所述第一电极、第二电极与第四电极的步骤为：在所述第一半导体层和第二半导体层之上形成具图案化的绝缘层，所述第一掺杂区、栅极导体层和第二掺杂区分别被所述绝缘层裸露，以所述绝缘层为掩模，在所述绝缘层上形成图案化的金属层，以形成所述第一电极、第二电极和第四电极。优选地，形成所述导电通道的步骤为：由所述外延层的表面进行第一掺杂类型的扩散掺杂工艺，以形成由所述第二半导体层的两侧延伸至所述第二埋层或第二埋层中的扩散区作为所述导电通道。由上可见，在本专利技术提供的瞬态电压抑制器及其制造方法中，在现有的瞬态电压抑制器的基础上额外的添加栅叠层，并利用扩散隔离区复用为导电通道，使得所述栅叠层、第一掺杂区、导电通道、第二半导体层构成一个与所述瞬态电压抑制器的齐纳或雪崩二极管并联的MOS管，以实本文档来自技高网...

【技术保护点】
一种瞬态电压抑制器，其特征在于，包括：第一掺杂类型的第一半导体层，第二掺杂类型的第一埋层，所述第一埋层位于所述第一半导体层中，且被所述第一半导体层裸露，第二掺杂类型的第二半导体层，所述第二半导体层位于所述第一埋层上方，第一掺杂类型的第一掺杂区，所述第一掺杂区位于所述第二半导体层中，且被所述第二半导体层裸露，位于所述第二半导体层上的栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层，第一掺杂类型的导电通道，所述导电通道与所述栅叠层相邻，并延伸至所述第一半导体层处或所述第一半导体层中，与所述第一掺杂区电连接的第一电极，与所述栅极导体层电连接的第二电极，与所述第一半导体层电连接的第三电极，所述第二电极与第三电极电连接。

【技术特征摘要】
1.一种瞬态电压抑制器，其特征在于，包括：第一掺杂类型的第一半导体层，第二掺杂类型的第一埋层，所述第一埋层位于所述第一半导体层中，且被所述第一半导体层裸露，第二掺杂类型的第二半导体层，所述第二半导体层位于所述第一埋层上方，第一掺杂类型的第一掺杂区，所述第一掺杂区位于所述第二半导体层中，且被所述第二半导体层裸露，位于所述第二半导体层上的栅叠层，所述栅叠层包括栅介质层和位于所述栅介质层上的栅极导体层，第一掺杂类型的导电通道，所述导电通道与所述栅叠层相邻，并延伸至所述第一半导体层处或所述第一半导体层中，与所述第一掺杂区电连接的第一电极，与所述栅极导体层电连接的第二电极，与所述第一半导体层电连接的第三电极，所述第二电极与第三电极电连接。2.根据权利要求1所述的瞬态电压抑制器，其特征在于，当所述第二电极与第一电极之间的电压差的达到第一阈值电压时，位于所述栅叠层下方的所述第二半导体层的表面形成一层第一掺杂类型的反型层，所述第一掺杂区通过所述反型层与所述导电通道电连接。3.根据权利要求2所述的瞬态电压抑制器，其特征在于，所述第一阈值电压的绝对值大于所述第一半导体层与所述第一埋层之间的第一PN结的反向击穿电压。4.根据权利要求3所述的瞬态电压抑制器，其特征在于，所述第一阈值电压的绝对值大于所述瞬态电压抑制的应用电压的两倍。5.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一半导体层包括第一掺杂类型的半导体衬底和具有第一掺杂类型的第二埋层，所述第一埋层位于所述半导体衬底的第一区域中，且被所述半导体衬底裸露，所述第二埋层位于所述半导体衬底的第二区域中，且被所述半导体衬底裸露，所述导电通道伸至所述第二埋层处或第二埋层中。6.根据权利要求5所述的瞬态电压抑制器，其特征在于，还包括：第一掺杂类型的第三半导体层，所述第三半导体层位于所述第二埋层上方，第二掺杂类型的第二掺杂区，所述第二掺杂区位于所述第三半导体层中，且被所述第三半导体层裸露，与所述第二掺杂区电连接的第四电极，所述第四电极与所述第一电极电连接。7.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述导电通道位于所述第二半导体层的两侧，以复用为所述瞬态电压抑制器的隔离结构。8.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。9.一种瞬态电压抑制器...

【专利技术属性】
技术研发人员：殷登平，王世军，姚飞，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江;33