包括紧密间距触点的半导体结构及其形成方法技术

本发明专利技术揭示使用用于界定具有亚光刻尺寸的图案的各种技术来制造并入有与有源区域特征对准的紧密间距触点的半导体结构及同时制造自对准的紧密间距触点与导线的方法。本发明专利技术还揭示具有与有源区域特征对准的紧密间距触点及（任选地）对准的导线的半导体结构，并且还揭示具有紧密间距触点孔及用于导线的对准的沟槽的半导体结构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例大体上涉及集成电路制造技术。更具体地说，本专利技术的实施例涉 及半导体结构的制造，所述半导体结构并入有与有源区域特征对准的减小或"紧密"间距触 点及(任选地)位于其上的相关联导线。
技术介绍
由于许多因素(包括对现代电子装置中增加的便携性、计算能力、存储器容量及 能量效率的需求)，使得制造于半导体衬底上的集成电路在大小上持续减小。为了促进此大 小减小，继续研究减小集成电路的构成元件的大小的方法。那些构成元件的非限制性实例 包括晶体管、电容器、电触点、导线及其它电子组成元件。减小特征大小的趋势(例如)在并 入于例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、铁电(FE)存储器、电 可擦除可编程只读存储器(EEPROM)、快闪存储器等装置中的存储器电路中是显而易见的。 NAND快闪存储器芯片(例如)在常规上包含数十亿个相同电路元件(称为存储器 单元)，所述电路元件是以多个具有相关联的逻辑电路的阵列来布置的。每一存储器单元在 传统上存储一个信息位，但多电平单元装置可每单元存储一个以上位。每一此类存储器单 元包含可存储一个数据位(二进制数字)的可寻址位置。位可被写入到单元及可被读取以 检索所存储的信息。通过减小构成元件、连接其的导线及在其之间运载电荷的导电触点的 大小，可减小并入有这些特征的元件的大小。可通过将更多存储器单元装配到存储器装置 的有源表面上的给定区域中来提高存储容量及电路速度。 用以制造上述元件的特征的大小的持续减小对用以形成所述特征的技术提出了 日益增大的需求。举例来说，通常使用光刻来图案化衬底上的特征。可使用"间距"的概念 来描述这些特征的大小设计。间距是两个邻近重复特征中的相同点之间的距离。可由另一 材料(例如电介质)来填充邻近特征之间的空间。结果，当邻近特征是重复或周期性图案 的部分(例如可发生于(例如)特征阵列中)时，可将间距看作特征的宽度与将所述特征 与相邻特征分离的空间的宽度的总和。 光致抗蚀剂材料可在常规上经配制以仅响应于选定波长的光。可使用的一个常见 波长范围位于紫外线(UV)范围中。因为许多光致抗蚀剂材料选择性地响应于特定波长，所 以光刻技术各自具有由波长规定的最小间距，在低于所述最小间距的情况下所述特定光刻 技术不能可靠地形成特征。因此，可使用特定光致抗蚀剂实现的最小间距可限制使特征大 小减小的能力。 间距减小技术(常常有些错误地被命名为如由"间距双倍"等例示的"间距倍增") 可将光刻的能力扩大超出由光致抗蚀剂规定的特征大小限制以便允许产生更小且布置更4密集的特征。也就是说，在常规上，使间距"倍增"某一因子实际上涉及使间距减小所述因 子。实际上，"间距倍增"通过减小间距而增加特征密度。间距因此具有至少两种意思在 重复图案中的相同特征之间的线性间隔；以及每个给定或恒定线性距离的特征的密度或数 目。本文中保留此常规术语学。 此些方法的实例描述于颁予劳雷(Lowrey)等人的第5， 328， 810号美国专利及颁 予路恩 C 权恩(Luan C. Tran)的美国专利申请公开案20070049035中。 待实施于给定的基于半导体材料的集成电路上的特定层级处的掩模方案或对应 电路元件的临界尺寸(CD)是所述方案的最小特征尺寸或存在于所述方案或元件中的最小 特征的最小宽度的测量值。归因于若干因素(例如几何复杂性及对集成电路的不同部分中 的临界尺寸的不同要求)，并非集成电路的所有特征均可进行间距倍增。此外，常规的间距 倍增相对于常规光刻术而需要额外步骤，这可涉及显著的额外时间及费用。然而，如果集成 电路的一些特征进行间距倍增，则在与那些特征介接的连接特征未同样进行间距倍增的情 况下是不合适的。因此，经配置以彼此接触的重叠特征有利地具有类似尺寸。此些类似尺 寸可使集成电路上的操作组件更小且更有效，因此增加了特征密度且减小了芯片大小。 穿过绝缘材料来形成触点以在位于不同层级处的电路层之间产生电连接的常规 方法尚未允许触点的密度匹配既定借此被连接的特征的密度。因此，需要形成具有减小的 尺寸的触点及可匹配既定由那些触点特征连接的特征的密度的间距的方法(尤其是在使 用间距倍增来形成待连接的特征的情况下)。 此外及上文所述，需要减小集成电路的大小且增加计算机芯片上的电元件阵列的 可操作密度。因此，需要相对于常规方法来形成具有减小的临界尺寸的特征的改进方法；用 于增加特征密度的改进方法；将产生更有效的阵列的方法；将在不损害特征分辨率的情况 下提供更紧凑的阵列的方法；以及简化或消除在产生大小减小的特征中的动作的方法。附图说明 在描绘本专利技术的各种实施例的图式中 图1A到图ID是本专利技术的半导体装置的实施例的部分视图； 图2A是工件的部分俯视平面图，所述工件可根据本专利技术的方法的实施例而形成 以用于形成半导体装置(如图1A到图ID中所示的半导体装置)； 图2B是图2A中所示的工件沿其中所示的剖面线2B-2B截取的部分横截面侧视 图； 图2C是图2A中所示的工件沿其中所示的剖面线2C-2C截取的部分横截面侧视 图； 图3到图5是额外工件的部分横截面侧视图，所述额外工件可从图2A到图2C中 所示的工件形成，所述横截面图是在包含图2A中所示的剖面线2B-2B的平面中截取的； 图6A是额外工件的部分横截面侧视图，所述额外工件可从图2A到图2C中所示的 工件形成，所述横截面图是在包含图2A中所示的剖面线2B-2B的平面中截取的；及 图6B是图6A中所示的工件的部分横截面侧视图，所述横截面图是在包含图2A中 所示的剖面线2C-2C的平面中截取的。具体实施例方式本专利技术的实施例包括半导体结构，其中紧密或间距倍增的触点经形成为与半导体 结构的有源区域的下伏特征对准。在一实施例中，同时形成紧密间距触点及对准的导线。如 本文中所使用，术语"紧密"间距指代小于可使用不存在间距倍增的常规光刻技术实现的间 距及伴随特征大小的间距及伴随特征大小。换句话说，紧密间距可经表征为亚光刻分辨率 间距。 本专利技术的实施例可包括在第11/215， 982号美国专利申请案中描述及在颁予路 恩 C 权恩(Luan C. Tran)的第2007/0049035号美国专利申请公开案中描述的工艺或结 构中的任一者。 下文中参看图式来描述本专利技术的非限制性实施例的细节。 如所属领域的技术人员将了解，可通过为所属领域的技术人员所已知且适合与给 定层的材料一起使用的方法来形成本文中相对于半导体结构的制造所论述的各种层。实例 包括(但不限于)旋涂技术、喷涂技术、化学气相沉积(CVD)、原子层沉积(ALD)、物理气相 沉积(PVD，还称为"溅镀")及相关的选择性工艺(例如选择性CVD)。借助于进一步非限制 性实例，可使用各种气相沉积工艺(例如化学气相沉积)来形成硬掩模层。可使用低温化学 气相沉积工艺来在掩模层上沉积硬掩模层或任何其它材料(例如，间隔物材料)，其中所述 掩模层通常由非晶碳形成。此类低温沉积工艺有利地防止非晶碳层的化学或物理破坏。可 将碳氢化合物或此类化合物的混合物用作碳前驱体而通过化学气相沉积来形成非晶碳层。 合适的前驱体的实例包括丙烯、丙炔、丙烷、丁烷、丁烯、丁二烯及乙炔。 一种用于形成非本文档来自技高网...

【技术保护点】
一种半导体结构，其包含多个紧密间距导线，每一紧密间距导线与多个紧密间距导电触点中的一导电触点一体式形成。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：卢安C特兰，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]