用于互连工艺中的半导体器件及其制造方法技术

本发明专利技术提供了一种用于互连工艺中的半导体器件及其制造方法。所述半导体器件包括前端器件层，所述前端器件层的表层为介电层，所述介电层中包含有填充了金属层的沟槽；在金属层以及介电层上沉积的第一高应力覆盖层；在第一高应力覆盖层上沉积的第一钝化层；在第一钝化层上沉积的第二高应力覆盖层；以及在第二高应力覆盖层上沉积的第二钝化层。根据本发明专利技术的用于互连工艺的半导体器件及其制造方法，通过高应力覆盖层与钝化层的堆叠结构改善晶片由于应力作用导致的翘曲。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及铜互连布线制造工艺。技术背景传统集成电路制造工艺主要采用铝作为金属互连材料。但是随着晶体管尺寸越 来越小，在保持信号的高速传输方面用铝作为互连已经受到很大的限制。对于互连材料 的改进，选用电阻率较小的导线材料及介电常数较小的介电材料是降低信号延时、提高 时钟频率的两个主要所考虑的方向。由于铜的电阻率较铝小，同时能减少互连层的厚 度，通过降低电容达到了减少信号延时的效果，因此，如果配合采用低k介电材料，可 以降低信号线之间的耦合电容，信号的转换速度也随之加快，即进一步降低了信号的延 时。此外，现有铝材料在器件密度进一步提高的情况下还会出现由电子迁移引发的可靠 性问题，而铜的熔点较高，比铝更不容易发生电子迁移。与铝相比，铜可以在更薄的互 连层厚度上通过更高的电流密度，从而降低能量消耗。铜互连结构形成深沟槽的工艺被 称为超厚金属(Ultra thicknessmetal，UTM)互连工艺，UTM互连工艺通常形成3 6微 米左右深度的沟槽，通常用于制作射频产品感应器的工艺当中。图IA至图IG示出了 UTM互连结构的示意图。如图IA所示，在前端器件层101 上以化学气相沉积(CVD)方法沉积第一阻挡层102，材料可以选择为SiN，厚度为700 800埃，应力为-109兆帕，负号代表压应力。该第一阻挡层102的作用在于防止后端布 线层中的铜离子渗入并污染相邻层以及有源区，并作为后续蚀刻步骤的蚀刻停止层。然 后在第一阻挡层102上以CVD方法沉积一层厚度为6000 8000埃的第一介电层103，材 料可以选择为无掺杂硅玻璃(USG)，成分为二氧化硅。然后如图IB所示，在第一阻挡层 102以及第一介电层103上刻蚀通孔110。接着，如图IC所示，以物理气相沉积(PVD) 或者电镀方式填充第一金属层111，金属可以选择为铜，再以化学机械抛光(CMP)方式 去除第一金属层111高出第一介电层103的部分。接下来，如图ID所示，在第一金属 层111以及第一介电层103上以CVD方法沉积第二阻挡层104，材料可以选择为SiN，厚 度为1000 1500埃，应力为-109兆帕。在第二阻挡层104上以CVD方法沉积一层厚 度为32000 36000埃的第二介电层105。接着，如图IE所示，在第二阻挡层104以及 第二介电层105上刻蚀出沟槽120。然后，如图IF所示，以物理气相沉积(PVD)或者 电镀方式填充第二金属层112，金属可以选择为铜，再以化学机械抛光(CMP)方式去除 第二金属层112高出第二介电层105的部分。接下来，如图IG所示，在第二金属层112 以及第二介电层105上以CVD方法沉积第三阻挡层106，该层材料可以选择为SiN，厚 度为700 800埃，应力为-109兆帕。然后在第三阻挡层106上以CVD方法沉积第一 钝化层107，其厚度为3700 4300埃，材料可以选择为TEOS，成分主要是二氧化硅， 是用Si(OC2H5)4为主要原料反应生成的，其应力为-45兆帕。然后在第一钝化层107上 以CVD方法沉积第四阻挡层108，该材料可以选择为SiN，厚度为700 800埃，应力 为-109兆帕。再在第四阻挡层108上沉积第二钝化层109，其厚度为2200 观00埃，材料可以选择为TEOS，应力为-45兆帕，至此完成整个UTM互连结构。在制作半导体器件的过程中，会在CVD以及CMP过程产生大量的热，而且在半 导体器件中用来提供低电阻的互连电流通路的厚铜层或者是类似的导电层，与其所附着 的下部硅体晶片材料之间有着热膨胀系数的差异，从而产生晶片变形，呈晶片中心凹陷 外围翘起的弓形态，如图2所示。铜本身的拉应力同样会导致这种翘曲的出现，且越厚 的金属层越容易出现这种翘曲。这种以弓形形式出现的翘曲，可能将严重影响到集成电 路其他的加工工艺，如接下来的光刻步骤或是检测步骤。此外，应力的出现使得晶片在 后续步骤中更易破损，特别是在进行切割以便封装之前对晶片进行减薄时以及芯片切割 过程中尤为明显。在现有技术中克服晶片翘曲的方法主要有两种，一种是改变UTM的光刻图案密 度。UTM的图案密度对晶片翘曲度影响很大，如图3A所示，晶片上沉积的厚铜互连层 越密集，晶片的翘曲程度就越厉害；而铜互连的分布密度直接反应了光刻时掩模的透射 率，密度越高，掩模的透射率也就越高。因此，晶片翘曲度随着UTM的图案密度的增 大而逐渐上升。然而，降低铜互连图案密度意味着改变互连布线版图的方式和布局，因 此对整个器件的制造工艺会带来很大的影响。通过改变铜互连图案密度的方式来克服晶 片翘曲在实施起来非常困难。另外一种方法是改变CVD的沉积温度。CVD的沉积温度 对晶片的翘曲度有较大影响，如图3B所示，用CVD法沉积SiN后，晶片翘曲度上升了 约90微米。但是，在实际工艺中改变CVD的沉积温度会同时牵涉到其他工艺条件的变 化，实施起来也非常困难。因此，需要一种能够减小铜互连工艺，特别是UTM工艺中晶片翘曲度且容易实 施的方法，为晶片表面的平整打下良好的基础。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中 进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术 方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服现有的铜互连工艺，特别是UTM互连工艺中产生的晶片翘曲现象，本 专利技术提供了一种具有高应力覆盖层与钝化层堆叠结构的半导体器件结构。所述半导体器 件包括前端器件层，所述前端器件层的表层为介电层，所述介电层中包含有填充了金属 层的沟槽；在所述金属层以及所述介电层上沉积的第一高应力覆盖层；在所述第一高应 力覆盖层上沉积的第一钝化层；在所述第一钝化层上沉积的第二高应力覆盖层；以及在 所述第二高应力覆盖层上沉积的第二钝化层。根据本专利技术的另一方面，提供了一种用于互连工艺中的半导体器件制造方法， 所述制造方法包括在前端器件层上形成介电层，在所述介电层中形成沟槽，并填充金 属层；在所述金属层以及所述介电层上沉积第一高应力覆盖层；在所述第一高应力覆盖 层上沉积第一钝化层；在所述第一钝化层上沉积第二高应力覆盖层；以及在所述第二高 应力覆盖层上沉积第二钝化层。根据本专利技术的又一方面，所述互连工艺为铜互连工艺或超厚金属互连工艺。根据本专利技术的又一方面，所述第一高应力覆盖层的材料为SiN，厚度为700 800埃，应力为-900至-1300兆帕。所述第二高应力覆盖层的材料为SiN，厚度为700 埃 800埃，应力为-900至-1300兆帕。根据本专利技术的用于互连工艺的半导体器件及其制造方法，通过高应力覆盖层与 钝化层的堆叠结构改善晶片由于应力作用导致的翘曲，使得晶片的平整度良好。根据本 专利技术的半导体器件制造方法工艺简单且易于实施。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本 专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图IA至图IG是传统的UTM互连结构剖面示意图2是晶片翘曲剖面示意图3A是晶片翘曲度随着UTM的图案密度的变化示意图3B是晶片翘曲度随着CVD沉积温度的变化示意图4A至图4G是根据本专利技术本文档来自技高网...

【技术保护点】
一种用于互连工艺中的半导体器件，其特征在于，所述半导体器件包括：前端器件层，所述前端器件层的表层为介电层，所述介电层中包含有填充了金属层的沟槽；在所述金属层以及介电层上沉积的第一高应力覆盖层；在所述第一高应力覆盖层上沉积的第一钝化层；在所述第一钝化层上沉积的第二高应力覆盖层；以及在所述第二高应力覆盖层上沉积的第二钝化层。

【技术特征摘要】

【专利技术属性】
技术研发人员：李剑波，徐强，卑多慧，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]