本发明专利技术的目的在于提供一种高速且低成本的信息处理系统，能够确保存储容量的扩展性，且使用性良好。构成含有信息处理装置、易失性存储器及非易失性存储器的信息处理系统。信息处理装置、易失性存储器及非易失性存储器串联连接，通过减少连接信号个数，确保存储器容量的扩展性，并实现高速化。将非易失性存储器的数据传送到易失性存储器时，进行错误校正，能够提高可靠性。上述由多个芯片构成的信息处理系统构成为如下的信息处理系统模块：使各芯片彼此层叠配置，通过球栅阵列（ＢＧＡ）、芯片间的焊接来进行布线。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体装置技术，尤其涉及含有非易失性存储器 和信息处理装置的信息处理系统及存储模块的控制方法中适用的有效 的技术。
技术介绍
现在技术中，存在闪存(32M比特容量)和静态随机存取存储器 (SRAM(4M比特容量))通过栈芯片一体密封为FBGA(Fine pitch Ball GridArray:精细倾斜球状网阵排列)型封装的复合型半导体存储器。 闪存和SRAM中，对于FBGA型封装的输入输出电极，通用地址输入 端子和数据输入输出端子。但各控制端子分别独立(例如参照非专利 文献1)。并且，存在闪存(1GM比特容量)和动态随机存取存储器(DRAM (512M比特容量))通过栈芯片一体密封为FBGA(Fine pitch Ball Grid Array)型封装的复合型半导体存储器。闪存和动态随机存取存储器中， 对于FBGA型封装的输入输出电极，地址输入端子、数据输入输出端 子及各控制端子分别独立(例如参照非专利文献2)。并且，存在闪存芯片和DRAM芯片一体密封为引线框架型封装的 复合型半导体存储器。该复合型半导体存储器中，闪存和DRAM对于 封装的输入输出电极，地址输入端子、数据输入输出端子及控制端子 通用地输入输出(例如参照专利文献1的图1及图15、专利文献2)。并且，还存在作为主存储设备而进行处理的由闪存、高速缓冲存 储器、控制器、CPU构成的系统(例如参照专利文献3的图1)。并且，还存在由闪存、DRAM、传送控制电路构成的半导体存储 器(例如参照专利文献4的图2、专利文献5)。并且，存在连接多个同一种类的存储器而成的存储模块(参照专 利文献6、专利文献7)。非专利文献l:"複合乂千!J (7夕、乂夕KCSP) 7，、;/V二^千 U +RAM f—夕、乂一卜"、形名LRS1380、 、平成13年12月 10日、、>亇一7°株式会社、、O夕一才"乂 卜<URL:http〃www.sharp.co.jp/products/device/flash/cmlist.html>非专利文献2: "MCP f—夕、乂一卜"、形名KBE00F005A-D411、 平成17年6月、三星電子株式会社、、< URL: 1177550776718—0.aspx family_cd=MCPO〉专利文献l:日本特开平05-299616号公报 专利文献2:欧洲专利申请公开第0566306号说明书 专利文献3:日本特开平07-146820号公报 专利文献4:日本特开2001-5723号公报 专利文献5:日本特开2002-366429号公报 专利文献6:日本特开2002-7308号公报 专利文献7:日本特开2004-192616号公报
技术实现思路
本申请的专利技术人等在本申请之前分析了由移动电话及其所使用的 处理器、闪存、随机存取存储器构成的信息处理系统。如图50所示，移动电话中使用信息处理装置PRC和存储模块 MCM1及MCM2。信息处理装置PRC由中央运算装置CPU、 SRAM控 制器SRC、 DRAM控制器DRC及NAND型闪存控制器NDC构成。存储模块MCM1由NOR型闪存NOR FLASH和SRAM构成。存储模块 MCM2由NAND型闪存NAND FLASH和DRAM构成。信息处理装置 PRC对存储模块MCM1及MCM2进行存取，进行数据的读出及写入。接通电源后，信息处理装置PRC读出NOR型闪存NOR FLASH 中存储的引导数据，启动本身。之后，信息处理装置PRC从NOR型 闪存NOR FLASH中根据需要读出应用程序，由中央运算装置CPU来 执行。SRAM及DRAM作为工作存储器而发挥作用，保存中央运算装 置CPU的运算结果。NAND型闪存NAND FLASH中主要存储音乐数据、动态图像图 像数据，信息处理装置PRC根据需要从NAND型闪存NAND FLASH 将音乐数据、动态图像图像数据读出到DRAM，进行音乐及动态图像 图像的重放。近些年来，以移动电话为代表的移动设备的多功能化越 来越发展，需要处理多样化的接口。如图50所示，现在的CPU按照不同的存储设备而具有控制器， 与存储器并联连接。进一步，移动电话处理的应用程序、数据、工作 区域随着移动电话上附加的功能(音乐、游戏等的配送等)的增加而 变大，需要较大存储容量的存储器。因此，导致连接CPU和存储器的信号布线数增加，基板成本增加， 噪声增加，信号队列增加，无法应对移动电话的低成本化、高速化、 小型化。因此，本专利技术的目的之一是提供一种高速且低成本的信息处理系 统，减少信息处理装置和存储器之间、存储器和存储器之间的信号布 线数，能够确保存储器容量的扩展性，并且使用性良好。本专利技术的具有代表性的方法如下所示。串联连接信息处理装置、9动态随机存取存储器、NOR型闪存、NAND型闪存，并安装到一个封 装体上，在封装体上设置用于进行和半导体芯片的布线的电极、用于 进行封装体和封装体外部的连接的电极。在从信息处理装置到各存储器的动态随机存取存储器、NOR型闪 存、NAND型闪存的读出请求中包含请求目标的识别信息，进一步， 数据的读出中包括传送源的识别信息。在从信息处理装置到各存储器的动态随机存取存储器、NOR型闪 存、NAND型闪存的读出请求中包含请求号码的信息，进一步，数据 的读出中包括响应号码的信息。由各存储器可生成与从信息处理装置到各存储器的动态随机存取 存储器、N0R型闪存、NAND型闪存的读出请求所对应的请求号码的信息。在从各存储器的动态随机存取存储器、NOR型闪存、NAND型闪 存读出数据时，可预先输出读出数据的延时信息。可从信息处理装置进行各存储器的动态随机存取存储器、NOR型 闪存、NAND型闪存所具有的请求队列及响应队列的预约请求。到信息处理装置的各存储器之间的数据读出顺序可根据读出的次 数动态地确定。进一步，读出次数可程序化。接通电源后，信息处理装置可进行控制，以对串联连接的各存储 器确定识别信息。可进行如下控制与输入到存储器的读出请求的时间顺序无关， 不等待慢的读出数据，发送快的读出数据。可进行如下控制使接收各存储器的读出请求的电路、发送读出 的数据的电路的动作独立地进行。可进行如下控制使写入动作和读出动作独立地进行。可进行如下控制使各存储器的时钟频率根据需要变更。上述信息处理装置从NAND型闪存读出数据时，进行错误检测和 校正，在写入时，对未正确进行写入的不良地址进行代替处理。根据本专利技术，能够实现一种高速且低成本的信息处理系统，能够 确保存储容量的扩展性，且使用性良好。附图说明图1是表示适用了本专利技术的信息处理系统的一个构成例的构成图。图2是表示适用了本专利技术的信息处理系统的电源接通时的一个动 作例的图。图3是表示对寄存器的数据设定动作的一例的流程图。 图4是对寄存器设定的数据的一例。 图5是表示对寄存器的数据设定动作的一例的流程图。 图6是对寄存器设定的数据的一例。 图7是表示延时输出动作的一例的流程图。 图8是表示队列的预约动作的一例的流程图。 图9是表示适用了本专利技术的信息处理系统的地址映射的一例的说 明图。图10是表示构成适用了本专利技术的信息处理系统的存储器的构成 的一例的图。图11是表示在适用了本专利技术的信本文档来自技高网...
【技术保护点】
一种半导体装置，具有请求接口电路和响应接口电路，其特征在于， 上述请求接口电路接收含有请求号码的请求， 上述响应接口电路发送含有响应号码的响应。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：三浦誓士，原口嘉典，阿部和彦，金子昭二，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：JP[日本]
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