存储器系统技术方案

本公开涉及一种存储器系统，包括：芯片（ＭＣ００－ＭＣ３７），其排布有多个擦除块，所述多个擦除块分别通过用页排布而形成并作为擦除单位，所述页分别通过用基元排布而形成；连接到所述芯片的ＩＯ线组，其中连接到同一ＩＯ线组的芯片形成存储器组（ＭＧ０－ＭＧ３），且所述存储器组被划分为第一至第ｎ子存储器组（ＢＢ－ＳＧＡ至ＢＢ－ＳＧＤ），在所述存储器组当中的第ｋ子存储器组中具有最小的坏块数目的芯片中的坏块数目大于在所述存储器组当中的第（ｋ＋１）子存储器组中具有最大的坏块数目的芯片中的坏块数目，所述坏块是其中不能正确地执行数据的擦除、写入或读取的擦除块。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种存储器系统，例如，涉及一种使用NAND闪速存储器 的存储器系统。
技术介绍
半导体存储器用于大型计算机的主存储器、个人计算机、家用电器、 便携式电话等等中。闪速EEPROM非易失性存储器(下文中为"NAND闪 速存储器")应用于各种存储介质(SD卡、MMC (多媒体卡)、MS (磁 条)卡、CF(紧凑式闪存)卡、USB存储器、SSD(固态盘)等等)。NAND 闪速存储器用作数字相机、数字摄#4^、 MP3音乐设备、移动设备、数据 电视等等中的图像、移动图片、声音、游戏等等的信息存储介质。此外， NAND闪速存储器还用作个人计算机的HDD的替代存储介质。NAND闪速存储器以由多个存储器基元(memory cdl)构成的页为单 位执行数据写^/读取操作，并以由多个页构成的块为单位执行数据擦除操 作。在数据写入/读取操作的验证中，通过将被认定为缺陷块的块视为坏块， 在正常操作中不对这些块进行存取。在一个存储器芯片中，在一定程度上 允许坏块。可允许的坏块数目可以被任意地i殳定。在包括多个存储器芯片的NAND闪速存储器系统中，所述多个存储器 芯片并行操作，以实现数据的高速读取/高速写入。当并行操作多个存储器 芯片时，在多个存储器芯片中，其读取/写入有效的块也必须共同有效。因 此，在将要并行操作的多个存储器芯片中，有效块的数目，即，存储器容 量，受到多个存储器芯片当中具有最大坏块数目的存储器芯片的限制。如 果一个芯片在并行操作的多个存储器芯片中具有大数目的坏块，那么存储器容量就由这个芯片所决定。例如，当并行操作的四个芯片的每一个中的 坏块的数目分别为一个、五十个、两个和三个时，并行操作的四个芯片的 有效块的总数目就受到具有五十个坏块的存储器芯片的限制。在这种情况 下，其它三个芯片中未^f吏用的有效块成为浪费。
技术实现思路
根据本专利技术实施例的存储器系统包括多个存储器芯片，其排布有多个擦除块，所述擦除块分别通过用多个 页排布而形成且作为擦除单位，所述页分别通过用多个存储器基元排布而 形成且作为写入单位或读取单位，所述存储器基元具有浮栅，在所述存储 器基元中可以电擦除、写入和读取数据；多个IO线组，其连接到所述多个存储器芯片，传送确定所述擦除块 的地址信号，并传送将要写入所述存储器基元中的数据和将要从所述存储 器基元读取的数据；以及控制器，其控制所述多个存储器芯片，其中连接到所述多个IO线组中的同一 IO线组的存储器芯片形成存储器 组，且所述多个IO线组的每一个中的存储器组被划分为第一至第n (n为 等于或大于二的自然数)子存储器组，并且在所述多个存储器组中的第k (k为从l至(n-l)的自然数)子存储 器组中具有最小的坏块数目的存储器芯片中的坏块数目大于在所述多个存 储器组中的第(k+l)子存储器组中具有最大的坏块数目的存储器芯片中 的坏块数目，所述坏块是其中不能正确地执行数据的擦除、写入或读取的 擦除块。根据本专利技术实施例的存储器系统包括多个存储器芯片，其排布有多个擦除块，所述擦除块分别通过用多个 页排布而形成且作为擦除单位，所述页分别通过用多个存储器基元排布而 形成且作为写入单位或读取单位，所述存储器基元具有浮栅，在所述存储 器基元中可以电擦除、写入和读取数据；多个IO线组，其连接到所述多个存储器芯片，传送确定所述擦除块的地址信号，并传送将要写入所述存储器基元中的数据和将要从所述存储器基元读取的数据；以及控制器，其控制所述多个存储器芯片，其中连接到所述多个io线组中的同一 io线组的存储器芯片形成存储器组，且所述多个IO线组的每一个中的存储器组被划分为第一至第n (n为 等于或大于二的自然数)子存储器组，并且在所述多个存储器组中的第k(k为从l至(n-l)的自然数)子存储 器组中的坏块总数目大于在所述多个存储器组中的第(k+l)子存储器组 中的坏块总数目，所述坏块是其中不能正确地执行数据的擦除、写入或读 取的擦除块。附图说明图1是示出根据本专利技术第一实施例的存储器系统的一个实例的配置图2是示出才艮据第一实施例的NAND闪速存储器控制器(下文中简称 为"控制器")的框图3是NAND EEPROM的基元串的平面图4是NAND EEPROM的两个存储器基元的截面图5是图3中所示的基元串的等效电路图6是示出存储器块的电路图7是存储器芯片的坏块数目的分布图8示出根据本专利技术第二实施例的封装存储器系统的方法的一个实例；图9是示出根据本专利技术第三实施例的存储器系统的一个实例的配置图10示出根据本专利技术第四实施例的封装存储器系统的方法的一个实 例；以及图11示出根据本专利技术第五实施例的封装存储器系统的方法的一个实例。具体实施例方式下面参考附图详细解释本专利技术的实施例。注意，本专利技术并不受限于此。闪速EEPROM非易失性存储器主要划归为NOR型和NAND型。NOR 闪速存储器可以以高速执行读取操作，并具有约1013次的大数目的可读次 数。因此，NOR闪速存储器用作便携式设备的指令代码的存储设备。然而， NOR闪速存储器具有很小的写入有效带宽，并不适合于记录文件。另一方面，NAND闪速存储器具有约50ns的慢存取时间。然而，NAND 闪速存储器具有比NOR闪速存储器更高的集成度，且可以执行突发读取 (burst reading) 。 NAND闪速存储器具有800jts的数据程序(写入)时 间，并具有约1 ms的很慢的数据擦除时间。然而，NAND闪速存储器可 以一次擦除大量数目的位，并可以以突发模式写入数据，从而一次编程大 量数目的位。因此，NAND闪速存储器是具有大有效带宽的存储器。像这 样具有大有效带宽的NAND闪速存储器适合于如上所述的存储卡、USB 存储器等等的文件存储。下面的实施例解释使用NAND闪速存储器的存储器系统。 (第一实施例)图1是示出根据本专利技术第一实施例的存储器系统的一个实例的配置 图。根据第一实施例的存储器系统包括存储器芯片MC00至MC07、 MC10 至MC17、 MC20至MC27、 MC30至MC37、多个IO (输入/输出)线IO0 至107、 108至1015、 1016至1023以及1024至1031。存储器芯片MCij (i=0至3, j=0至7)是NAND闪速EEPROM的存储器芯片。每个存储 器芯片MCij具有4196个512KB大小的擦除单位块。也就是，每个存储 器芯片MCij具有相等的存储器容量，并具有2GB的存储空间。每个存储器芯片MCij包括多个存储器基元。每个存储器基元具有浮 栅，并可以电擦除、写入和读取数据。多个存储器基元形成页，页成为写入单位和读取单位。进一步地，多个页形成擦除块，擦除块成为擦除单位(图6)。每个存储器芯片MCij通过包括多个块而形成。IO线组IO0至107共同连接到存储器芯片MC00至MC07。 IO线组 108至1015共同连接到存储器芯片MC10至MC17。K)线组1016至1023 共同连接到存储器芯片MC20至MC27。 IO线组1024至1031共同连接 到存储器芯片MC30至MC37。多个IO线IO0至107、 108至1015、 1016 至1023以及1024至1031中的每一组在存储器芯片MCij与存储器系统 的外部之间传送决定擦本文档来自技高网...

【技术保护点】
一种存储器系统，包括：　多个存储器芯片，其排布有多个擦除块，所述擦除块分别通过用多个页排布而形成且作为擦除单位，所述页分别通过用多个存储器基元排布而形成且作为写入单位或读取单位，所述存储器基元具有浮栅，在所述存储器基元中可以电擦除、写 入和读取数据；　多个ＩＯ线组，其连接到所述多个存储器芯片，传送确定所述擦除块的地址信号，并传送将要写入所述存储器基元中的数据和将要从所述存储器基元读取的数据；以及　控制器，其控制所述多个存储器芯片，其中　连接到所述多个ＩＯ 线组中的同一ＩＯ线组的存储器芯片形成存储器组，且所述多个ＩＯ线组的每一个中的存储器组被划分为第一至第ｎ（ｎ为等于或大于二的自然数）子存储器组，并且　在所述多个存储器组中的第ｋ（ｋ为从１至（ｎ－１）的自然数）子存储器组中具有最小的坏块数 目的存储器芯片中的坏块数目大于在所述多个存储器组中的第（ｋ＋１）子存储器组中具有最大的坏块数目的存储器芯片中的坏块数目，所述坏块是其中不能正确地执行数据的擦除、写入或读取的擦除块。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：高岛大三郎，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]