一种存储器系统包括：ＤＲＡＭ ２０，其以等于或小于簇的单位执行写入和读出；ＮＡＮＤ存储器１０，其以页单位执行写入和读出，以及管理表群组，在其中存储管理信息，所述管理信息包括存储在ＤＲＡＭ ２０和ＮＡＮＤ存储器１０中的数据的存储位置。当从外部接收到读出请求时，在未被写入的逻辑地址区存在于被请求读出的逻辑地址区所映射到的ＮＡＮＤ存储器的存储区中时，数据管理单元１２０向外部通知与该逻辑地址区相关联的存储在ＤＲＡＭ ２０中的固定数据。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种包括非易失性半导体存储器的存储器系统。
技术介绍
近年来，广泛公知诸如闪速存储器的非易失性半导体存储装置，其用于根据积累的电荷量存储信息。近来，NAND闪速存储器的容量得到增加。包含NAND闪速存储器作为次级存储装置的个人计算机投入了实际使用。NAND闪速存储器是这样的半导体存储器，其中在写入数据之前有必要进行擦除处理。NAND闪速存储器的耐久寿命取决于擦除的次数(重写的次数)。通过在基底与控制栅极之间施加高电压以向浮动栅极中注入电子或从其中释放电子，执行NAND闪速存储器的数据擦除和数据写入。因此，当该擦除处理和写入处理执行很大数目的次数时，浮动栅极周围的栅极氧化膜恶化，且注入到浮动栅极中的电子丟失。有可能会破坏所记录的数据。通过诸如个人计算机的计算机而记录的数据具有时间局域性和区域局域性(例如，参见非专利文件1)。由于这种特性，如果根据从外部指定的地址而直接记录数据，则重写处理和擦除处理集中在特定的区域中，并且各个存储装置会不均衡地恶化。因此，在这种类型的NAND闪速存储器中，执行用于使数据更新区段均等地分布在半导体存储装置中的被称为磨损均化(wear leveling)的处理，从而使半导体存储装置中的所有存储器基元(memory cell)中擦除的次数大致均等。此外，在NAND闪速存储器中， 一种现象称为读取干扰，其中读出页中的数据和与读出页在相同块中的另一页中的数据是不稳定的。读取干扰6是这样一种现象，其中，在数据读出期间，由于对未选择基元的控制栅极施加的字线电势(未选择的字线电势)，例如，电子^L注入到具有值"1"的基元的浮动栅极，该基元的值被改变为"0"。另一方面，据称，随着数据的擦除和写入重复较大数目的次数，读取干扰的不可能性(unlikelihood)，即，抵抗读取干扰的耐久性会恶化(参见，例如，专利文件1)。还据称，读取干扰基^决于从存储器基元读出的次数。此外，还据称，在其中在一个存储器基元中可存储2-位或更多信息的多值存储装置中，因为用于识别所存储数据的值的阈值的间隔很窄，读取干扰的影响增加。因此，被称为读取干扰的现象对于存储装置来说是一个严重的问题。专利文件1日本专利文件^^开号No H10-228783 David A. Patterson以及John L. Hennessy，"Computer Organization and Design: The Hardware/Software Interface",Morgan Kaufman Pub, 2004/8/3
技术实现思路
本专利技术的一个方面提供一种存储器系统，包括作为高速緩沖存储器的第一存储区，其包括易失性半导体存储器；第二存储区和第三存储区，其包括非易失性半导体存储器，在所述第二存储区和所述第三存储区中，以页单位执行读出和写入，且以块单位执行擦除，所述块单位的大小为所述页单位的两倍或更大的自然数倍；管理表群组(group)，在其中存储管理信息，所述管理信息包括存储在所述笫一、第二和第三存储区中的数据的存储位置；以及控制器，其以与块中的一个或多个块相关联的逻辑块单位将所述非易失性半导体存储器的存储区分配给所述第二存储区和所述第三存储区，其中，当从外部接收到读出请求时，所述控制器基于所述管理表群组而判定未被写入的逻辑地址区是否存在于被请求读出的逻辑地址区所映射到的所迷第二或第三存储区中，并且当存在所述未被写入的逻辑地址区时，向外部通知与所述未被写入的逻辑地址区相关联的预定的固定数据。本专利技术的一个方面提供一种存储器系统，包括作为高速緩冲存储器的第一存储区，其包括易失性半导体存储器；第二存储区和第三存储区，其包括非易失性半导体存储器，在所述第二存储区和所述第三存储区中，以页单位执行读出和写入，且以块单位执行擦除，所述块单位的大小为所述页单位的两倍或更大的自然数倍；管理表群组，在其中存储管理信息，所述管理信息包括存储在所述第一、第二和第三存储区中的数据的存储位置；以及控制器，其以与块中的一个或多个块相关联的逻辑块单位将所述非易失性半导体存储器的存储区分配给所述第二存储区和所述第三存储区，其中，当从外部接收到涉及从所述第一存储区向所述第二存储区的数据清理的写入请求，且包括从所述第一存储区清理至所述第二存储区的页单位的逻辑地址区的所有数据并不都存在于所述第一存储区时，所述控制器基于所述管理表，判定未被写入的逻辑地址区是否存在于用于填充在所述第 一存储区中不存在的数据的逻辑地址区所映射到的所述第二和第三存储区中，并且当存在所述未被写入的逻辑地址区时，选#^定的固定数据作为填充源数据。附图说明图1是SSD的配置实例的框图2是包括在NAND存储器芯片中的一个块的配置实例以及在四进制数据存储系统中的阈值分布的图3是驱动控制电路的硬件内部配置实例的框图；图4是处理器的功能配置实例的框图5是在NAND存储器和DRAM中形成的功能配置的框图6是与从WC到NAND存储器的写入处理有关的详细功能框图7是LBA逻辑地址的图8是在数据管理单元中的管理表的配置实例的图；图9是RC簇(cluster)管理表的实例的图；图IO是WC簇管理表的实例的图ll是WC轨道(track)管理表的实例的图12是轨道管理表的实例的图13是FS/IS管理表的实例的图14是MS逻辑块管理表的实例的图15是FS/IS逻辑块管理表的实例的图16是FS/IS内簇管理表的实例的图17是逻辑至物理转译表的实例的图18是读取处理的操作实例的流程图19是写入处理的操作实例的 j^呈图20是在部件之间的数据的流动中的输入与输出的组合以及该流动的起因的图21是用于减少读取处理期间NAND存储器存取的处理的处理流程的流程图22是用于减少写入处理期间NAND存储器存取的处理的处理流程的流程图23是个人计算机的实例的透视图；以及图24是个人计算机中的系统架构的实例的图。具体实施例方式下面，将参考附图详细解释根据本专利技术的存储器系统的示例性实施例。本专利技术并不限于下面的实施例。(实施例)下面将参考附图解释本专利技术的实施例。在下面的解释中，具有相同功能和配置的部件由相同的参考标号和符号表示。仅当必要时才进行对这些部件的重复解释。首先，定义在该说明书中使用的术语。物理页在NAND存储器芯片中可以共同地写入和读出的单位。物理页大小为例如4kB。然而，不包括添加到SSD中的主数据(用户数据等) 的诸如错误校正码的冗余位。通常，4 kB +冗余位(例如，几十B)是在 存储器基元(memory cell)中同时写入的单位。然而，为了便于解释，如 上所述地定义物理页。逻辑页在SSD中设定的写入和读出单位。逻辑页与一个或多个物理 页相关联。例如，在8-位正常模式下，逻辑页大小为4kB，而在32-位的 M模式下，逻辑页大小为32kB。然而，不包括冗余位。物理块可以在NAND存储器芯片中独立地擦除的最小单位。物理块 包括多个物理页。物理块大小为例如512 kB。然而，不包括添加到SSD 中的主数据的诸如，校正码的冗余位。通常，512 kB+冗余位(例如， 几十kB)是同时擦除的单位。然而，为了便于解释，如上所述地定义物理 块。逻辑块在SSD中设定的擦除单位。逻辑块与一个或多个物理块相关 联。例如，在8-本文档来自技高网...
【技术保护点】
一种存储器系统，包括： 作为高速缓冲存储器的第一存储区，其包括易失性半导体存储器； 第二存储区和第三存储区，其包括非易失性半导体存储器，在所述第二存储区和所述第三存储区中，以页单位执行读出和写入，且以块单位执行擦除，所述块单位的 大小为所述页单位的两倍或更大的自然数倍； 管理表群组，在其中存储管理信息，所述管理信息包括存储在所述第一、第二和第三存储区中的数据的存储位置；以及 控制器，其以与块中的一个或多个块相关联的逻辑块单位将所述非易失性半导体存储器的存 储区分配给所述第二存储区和所述第三存储区，其中， 当从外部接收到读出请求时，所述控制器基于所述管理表群组而判定未被写入的逻辑地址区是否存在于被请求读出的逻辑地址区所映射到的所述第二或第三存储区中，并且当存在所述未被写入的逻辑地址区时， 向外部通知与所述未被写入的逻辑地址区相关联的预定的固定数据。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：矢野纯二，松崎秀则，初田幸辅，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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