根据本发明专利技术的一个实施例所述的存储器系统包括：第一管理表，对与写入第一存储区的数据相关的地址进行管理；以及第二管理表，以第二管理单元中的地址为单位对指示所述第一存储区中所存储的数据的时间顺序的信息进行管理，并对于所述第二管理单元中的每个地址对指示在所述第二管理单元中的地址中所包含的所述第一管理单元中的数据的数目的有效数据数目信息进行管理。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及到使用诸如闪存等非易失性半导体存储器装置进行配置的 存储器系统。
技术介绍
作为在计算机系统中所使用的外部存储装置，利用诸如NAND型闪存 等非易失性半导M储器进行配置的SSD ( solid state drive,固态驱动器) 吸引了注意力。与磁盘装置相比，所述闪存的优点有比如速度快且重量轻。SSD包括多个闪存芯片、控制器(根据主机设备的请求对所述各个闪 存芯片进行读写控制)、緩沖存储器(在所述各个闪存芯片和所述主机设 备之间进行数据转移)、电源电路、以及到所述主机设备的连接接口 (例 如，专利文献l)。像所述NAND闪存这样，作为非易失性半导体存储器装置，有这样的 非易失性半导*储器装置，这种装置在存储数据中 一度以称作块的单位 来擦除数据，然后进行写入；还有这样的非易失性半导体存储器装置，这 种装置以称作页的单位进行读出和写入；以及还有这样的非易失性半导体 存储器装置，其中，擦除、读出和写入的单位混合使用。另一方面，主机设备(诸如个人电脑)在次级存储装置(诸如硬盘) 中读写数据的单位被称作扇区。所述扇区的设置独立于半导体存储器装置的擦除、读出和写入的单位。例如，所述半导体存储器装置中的块的大小(块大小)为512kB,其 中的页的大小(页大小)为4kB，而所述主积d殳备中的扇区的大小(扇区 大小)被i殳置为512 B。这样，所述半导体存储器装置的擦除、读出和写入的单位或许比所述 主机设备的读出和写入的单位要大。当个人电脑的次级存储装置(诸如硬盘)使用诸如半导体存储器装置 进行配置时，需务使来自作为主机设备的个人电脑的小尺寸数据适应所述 半导体存储器装置的块大小和页大小，并对所述数据进行地址转换。闪存有一个趋势，即，随着数据写入之前进行的块的擦除的次数的增 加，存储单元的退化会持续发生。所以，进行一种称作损耗平衡的处理， 用来使数据更新部分在半导体存储器装置中均匀分散，使得所述半导体存 储器装置中的所有存储单元的擦除次数大致均衡。当使用这种闪存来配置大容量次M储装置时，在进行地址转换中， 如果数据管理的单位为小尺寸(例如，页大小)，那么，管理表的大小就 会增加，并且不适合所述次级存储装置的控制器中的主存储器。地址转换 不能快速进行。这样，所述管理表的大小不可避免地会随着作为次级存储装置的NAND闪存的容量的增加而增加。所以，需要一种方法，尽量减小 所述管理表的容量并且提高所述管理表的搜寻处理的速度。在SSD中，如专利文献2所提出的，经常在闪存和主机设备之间插入 緩存存储器，以减少所述闪存中的写入次数(擦除次数)。当从主机设备 向所述緩冲存储器进行写入时，如果所述緩冲存储器满了，那么，在将数 据从所述緩沖存储器清除到所述闪存之后再在所述緩沖存储器中写入数 据。这样，在緩冲存储器写入的情形中，不#^冲存储器读出那样，要进 行清除处理，将数据清除到闪存中。所以，处理是复杂的，其管理表的大 小会增加，并且所述管理表的搜寻处理费时较长。专利文献1日本专利第3688835号附图说明图1是SSD( solid state drive,固态驱动器)100的配置例子的方框图。 SSD 100通过诸如ATA接口 ( ATA I/F ) 2这样的存储器连接接口与主机 设备1 (诸如个人电脑或CPU核)相连，作为主机设备1的外存储器。SSD 100能够通过诸如RS232C接口 (RS232C I/F)这样的通信接口 3向调试 及制造检测设备200发送数据或从该设备接收数据。SSD 100包括非易失 性半导体存储器NAND型闪存(下文中简称为NAND存储器)10、作为 控制器的驱动器控制电路4、易失性半导体存储器DRAM20、电源电路5、 用于状态显示的LED 6、探测驱动器中的温度的温度传感器7、以及保险 丝8。电源电路5从主机设备1这边的电源电路所提供的外部DC电源产生 多个不同的内部DC电源电压，并将这些内部DC电源电压提供给SSD 100 中的各个电路。电源电路5探测外部电源电压的上升沿，产生通电重置信 号，并将所述通电重置信号提供给驱动器控制电路4。在主机设备l这边的电源电路和SSD 100中的电源电路5之间提供保险丝8。当外部电源电 路所提供的电流太大时，保险丝8就断开，以防止所述内部电路出现故障。NAND存储器10具有四个并联工作元件10a到10d，它们进行四个并 联操作。 一个并联工作元件具有两个NAND存储器组。每个NAND存储 器组包括多个叠置的NAND存储器芯片(例如，1个芯片=2 GB)。在图 1的情形中，每个NAND存储器组包括叠置的四个NAND存储器芯片。 NAND存储器10具有64 GB的容量。当每个NAND存储器组包括叠置的 八个NAND存储器芯片时，NAND存储器10就具有128 GB的容量。DRAM 20作为緩存用于主机设备1和NAND存储器10之间的数据传 输，并作为工作区存储器。可以用FeRAM (FerroelectricRandom Access Memory,铁电随;fe!^M^储器)、PRAM (Phase-change Random Access Memory,相变随;fe!"^!"储器)、或MRAM ( Magnetoresistive Random Access Memory,磁阻随fe^取存储器)来替代DRAM 20。驱动器控制电 路4通过DRAM 20在主机设备1和NAND存储器10之间进行数据传输 控制，并对SSD 100中的各个部件进行控制。驱动器控制电路4将用于状 态显示的信号提供给用于状态显示的LED 6。驱动器控制电路4也具有从 电源电路5接收通电重置信号并将重置信号和时钟信号提供给自身电路和 SSD 100中的各个单元的功能。每个所述NAND存储器芯片由多个作为数据擦除单元的物理块的排 列来构成。图2 (a)是NAND存储器芯片中所包含的一个物理块的配置 例子的电路图。每个物理块包括沿X方向顺序排列的(p+1)个NAND串 (p为等于或大于0的整数)。所述(p+1)个NAND串中各串所包含的 选择晶体管STl的漏极与位线BLO到BLp相连，而其栅极则与共同的选 择栅极线SGD相连。选择晶体管ST2的源极与共同的源极线SL相连，其 栅极则与共同的选择栅极线SGS相连。每个存储器单元晶体管MT包括MOSFET(金属氧化物半导体场效应 晶体管)，所述MOSFET具有在半导体基底上形成的层叠栅结构。所述 层叠栅结构包括隔着栅绝缘膜在半导体基底上形成的电荷存储层(浮栅电极)以及隔着栅间绝缘膜形成在所述电荷存储层上的控制栅电极。阈值电 压根据所述浮栅电极中所聚集的电子的数目而变化。存储器单元晶体管MT根据所述阈值电压的差异来存储数据。存储器单元晶体管MT可以用 配置为存储一位，也可以配置来存储多值(等于或大于两位的数据)。存储器单元晶体管MT不限于所述具有浮栅电极的结构，也可以是诸 如MONOS (金属-氧化物-氮化物-氧化物-硅)型的结构，MONOS能够通 过^f吏氮化物膜界面成为电荷存储层以收集电子来调节阈值。类似地，具有 所述MONOS结构的存储器单元晶体管MT可以用来存储一位，也可以用 来存储多值(等于或大于两位的数据)。在所述本文档来自技高网...
【技术保护点】
一种存储器系统，包括： 第一存储区，包含在易失性半导体存储器中作为缓冲存储器； 第二和第三存储区，包含在非易失性半导体存储器中，其中，以页为单位进行数据的读和写，以及以大小为所述页单位的两倍或更多整数倍的块为单位进行数据擦除；以 及 控制器，以与一个或多个所述块相关联的逻辑块为单位将所述非易失性半导体存储器的存储区分配给所述第二和第三存储区，其中 所述控制器执行： 第一处理，用来以扇区为单位将多个数据写入所述第一存储区中，作为第一管理单元中的数据； 第二处理，用来将写入所述第一存储区中的数据清除到所述第二存储区中，作为所述第一管理单元中的数据；以及 第三处理，用来将写入所述第一存储区中的数据清除到所述第三存储区中，作为大小为所述第一管理单元的两倍或更多整数倍的第二管理单元 中的数据， 所述控制器包括： 第一管理表，对与写入所述第一存储区的数据相关的地址进行管理；以及 第二管理表，以所述第二管理单元中的地址为单位对指示所述第一存储区中所存储的数据的时间顺序的信息进行管理，并对于所述第二管理单元 中的每个地址对有效数据数目信息进行管理，该有效数据数目信息指示在所述第二管理单元中的所述地址中所包含的所述第一管理单元中的数据的数目，以及 所述控制器利用所述第一和第二管理表来执行所述第一到第三处理。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：矢野纯二，初田幸辅，松崎秀则，加藤亮一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]
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