存储器系统技术方案

根据本发明专利技术实施例的存储器系统包括：数据管理单元１２０，其被划分为ＤＲＡＭ层管理单元１２０ａ、逻辑ＮＡＮＤ层管理单元１２０ｂ以及物理ＮＡＮＤ层管理单元１２０ｃ，以使用各个管理单元独立地执行对ＤＲＡＭ层，逻辑ＮＡＮＤ层以及物理ＮＡＮＤ层的管理，从而执行有效的块管理。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种包括非易失性半导体存储器的存储器系统。
技术介绍
作为在计算机系统中使用的外部存储装置，安装有诸如NAND型闪速 存储器的非易失性半导体存储器的SSD (固态驱动器)引人注目。与磁盘 装置相比，闪速存储器具有诸如速度高和重量轻的优点。SSD包括多个闪速存储器芯片；控制器，其响应于来自主机设备的 请求而执行对各个闪速存储器芯片的读取/写入控制；緩沖存储器，其用于 执行在各个闪速存储器芯片与主机设备之间的数据传送；电源电路；以及 与主机设备的连接接口 (参见例如专利文件l)。非易失性半导体存储器的实例包括其中擦除、写入和读出的单位固定 的非易失性半导体存储器，例如在存储数据时一次以块为单位擦除数据然 后执行写入的非易失性半导体存储器，以及以与NAND型闪速存储器相同 的方式以页为单位执行写入和读出的非易失性半导体存储器。另一方面，这样的单位被称为扇区，该单位用于诸如个人计算机的主 机设备，以将数据写入诸如硬盘的次级存储装置以及从中读出数据。扇区 独立于半导体存储装置的擦除、写入和读出的单位而设定。例如，尽管非易失性半导体存储器的块的大小(块大小)为512 kB且 其页的大小(页大小)为4kB，但主机设备的扇区的大小(扇区大小)净皮 i殳定为512 B。以此方式，非易失性半导体存储器的擦除、写入和读出的单位可大于 主机设备的写入和读出的单位。因此，当通过使用非易失性半导体存储器来配置个人计算机的次^9储器装置(例如硬盘)时，有必要通过使大小适应于非易失性半导体存储 器的块大小和页大小，写入来自作为主机设备的个人计算机的具有小尺寸 的数据。通过诸如个人计算机的主机设备而记录的数据既具有时间局域性，也 具有空间局域性(例如，参见非专利文件1)。因此，当记录数据时，如 果数据被直接记录在从外部指定的地址中，则重写(即，擦除处理)在时间上集中在特定的区域中，并且擦除次数的偏差增大。因此，在NAND型 闪速存储器中，执行用于使数据更新区段均等地分布的被称为磨损均化 (wear leveling )的处理。在磨损均化处理中，例如，由主机设备指定的逻辑地址被转译为其中 数据更新区段均等地分布的非易失性半导体存储器的物理地址。另一方面，当由擦除错误和程序餘溪(写入失败)后验地产生因为大 量的错误等而不能用作存储区的坏块时，有必要避开这些坏块对NAND闪 速存储器进行存取。以这种方式，在包括NAND闪速存储器的存储器系统中，控制是非常 复杂的，这是因为除了执行地址转译，还有必要以块单位执行管理，以处 理诸如坏块管理的各种现象。m难有效地执行这样的块管理。 David A. Patterson以及John L. Hennessy， "Computer Organization and Design: The Hardware/Software Interface", Morgan Kaufmann Pub， 2004/8/3
技术实现思路
根据本专利技术实施例的 一种存储器系统包括非易失性半导体存储器，其包括多个并行操作元件，所述多个并行操 作元件分别具有多个物理块作为数据擦除的单位；高速緩冲存储器，其被配置在主机设备与所述非易失性半导体存储器 之间；控制器，其并行驱动所述并行IMt元件，并通过所述高速緩冲存储器 而执行在所述非易失性半导体存储器与所述主机设备之间的数据传送；第一管理表，其具有在并行驱动的所述物理块和与所述物理块相关联 的逻辑块之间的对应关系；第二管理表，其具有在以扇区单位从所述主机设备输入的LBA逻辑地 址与所述逻辑块之间的对应关系，其中所述控制器包括第一控制单元，当发生与在所述物理块和所述逻辑块之间的对应 关系的改变有关的第 一事件时，所述第 一控制单元基于所述第 一管理表执 行与所述第一事件对应的处理，并更新所述第一管理表；以及第二控制单元，当发生与在所述LBA逻辑地址和所述逻辑块之间 的对应关系的改变有关的第二事件时，所述第二控制单元基于所述第二管 理表执行与所述第二事件对应的处理，并更新所述第二管理表；并且所述控制器使得所述第 一和第二控制单元彼此独立地操作。附图说明图1是SSD的配置实例的框图2是在NAND存储器芯片中所包括的一个块的配置实例以及在四进 制数据存储系统中的阈值分布的图3是驱动控制电路的硬件内部配置实例的框图； 图4是处理器的功能配置实例的框图5是在NAND存储器和DRAM中形成的功能配置的框图6是与从WC到NAND存储器的写入处理有关的详细功能框图7是LBA逻辑地址的图8是在数据管理单元中的管理表的配置实例的图9是RC蔟(cluster)管理表的实例的图IO是WC簇管理表的实例的图ll是WC轨道(track)管理表的实例的图；图12是轨道管理表的实例的图； 图13是FS/IS管理表的实例的图； 图14是MS逻辑块管理表的实例的图； 图15是FS/IS逻辑块管理表的实例的图； 图16是FS/IS内簇管理表的实例的图； 图17是逻辑至物理转译表的实例的图； 图18是读处理的操作实例的流程图； 图19是写处理的操作实例的流程图20是在部件之间的数据的流动中的输入与输出的组合以及该流动 的起因的图21是与从WC到NAND存储器的写入处理有关的更为详细的功能 框图22是数据管理单元中的管理表的另一配置实例的图23是并行操作元件、平面和通道之间的关系的图24是逻辑至物理转译表的另一实例的图25是BB管理表的实例的图26是FB管理表的内部配置实例的图27是NAND存储器的逻辑块与物理块之间的对应关系的图28是MS结构管理表的实例的图29是FS/IS结构管理表的实例的图30是写入处理的操作实例的详细流程图31是IS的清理操作的实例的流程图32是个人计算机的实例的透视图；以及图33是个人计算机中的系统架构的实例的图。具体实施例方式下面，将参考附图详细解释根据本专利技术的存储器系统的示例性实施例。 本专利技术并不限于下面的实施例。(实施例)下面将参考附图解释本专利技术的实施例。在下面的解释中，具有相同功 能和配置的部件由相同的参考标号和符号表示。仅当必要时才进行对这些 部件的重复解释。首先，定义在该说明书中使用的术语。物理页在NAND存储器芯片中可以共同地写入和读出的单位。物理 页大小为例如4kB。然而，不包括添加到SSD中的主数据(用户数据等) 的诸如，校正码的冗余位。通常，4 kB +冗余位(例如，几十B)是在 存储器基元(memory cell)中同时写入的单位。然而，为了便于解释，如 上所述地定义物理页。逻辑页在SSD中设定的写入和读出单位。逻辑页与一个或多个物理 页相关联。例如，在8-位正常模式下，逻辑页大小为4kB，而在32-位的 双速模式下，逻辑页大小为32kB。然而，不包括冗余位。物理块可以在NAND存储器芯片中独立地擦除的最小单位。物理块 包括多个物理页。物理块大小为例如512kB。然而，不包括添加到SSD中 的主数据的诸如错误校正码的冗余位。通常，512 kB +冗余位(例如，几 十kB)是同时擦除的单位。然而，为了便于解释，如上所述地定义物理块。逻辑块在SSD中设定的擦除单位。逻辑块与一个或多个物理块相关 联。例如，在8-位正常模式下，逻辑块大小为512kB，而在32-本文档来自技高网...

【技术保护点】
一种存储器系统，包括：　非易失性半导体存储器，其包括多个并行操作元件，所述多个并行操作元件分别具有多个物理块作为数据擦除的单位；　高速缓冲存储器，其被配置在主机设备与所述非易失性半导体存储器之间；　控制器，其并行驱动所述并 行操作元件，并通过所述高速缓冲存储器而执行在所述非易失性半导体存储器与所述主机设备之间的数据传送；　第一管理表，其具有在并行驱动的所述物理块和与所述物理块相关联的逻辑块之间的对应关系；以及　第二管理表，其具有在以扇区单位从所述主 机设备输入的ＬＢＡ逻辑地址与所述逻辑块之间的对应关系，其中　所述控制器包括：　第一控制单元，当发生与在所述物理块和所述逻辑块之间的对应关系的改变有关的第一事件时，所述第一控制单元基于所述第一管理表执行与所述第一事件对应的处理，并 更新所述第一管理表；以及　第二控制单元，当发生与在所述ＬＢＡ逻辑地址和所述逻辑块之间的对应关系的改变有关的第二事件时，所述第二控制单元基于所述第二管理表执行与所述第二事件对应的处理，并更新所述第二管理表；并且　所述控制器使得所述 第一和第二控制单元彼此独立地操作。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：矢野纯二，初田幸辅，松崎秀则，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]