本发明专利技术提供一种用于在晶体管中形成含硅／锗的漏极／源极区域以减少硅／锗损失的方法。通过在高锗浓度之硅／锗材料上设置保护层，可明显降低或甚至完全避免应变半导体材料之对应损失。该保护层可在关键清洗制程前形成且可维持直到金属硅化物区域的形成。因此，Ｐ型晶体管之高效能增益可在选择性磊晶生长制程期间完成而不须大量的溢出（ｏｖｅｒｆｉｌｌ）。
【技术实现步骤摘要】
【国外来华专利技术】
一般而言，本专利技术系关于集成电路之形成，且尤系关于通过在漏极/源极区域中使用硅/锗而具有增强效能之晶体管，以便在PMOS晶体 管之信道区域中增强电荷载子移动率(charge carrier mobility)。
技术介绍
集成电路的制造需要大量电路组件的组成，其中场效晶体管可代 表先进逻辑电路设计的重要组件。 一般而言，目前实施有复数个制程 技术用于形成场效晶体管，其中，对复杂电路而言，例如微处理器、 储存芯片等，由于考虑到运算速度及/或电力消耗及/或成本效益之优越 特性，CMOS技术系目前最有前景之方法。在使用CMOS技术制造复 杂集成电路期间，数百万颗晶体管(亦即N信道晶体管与P信道晶体管) 在包括有结晶半导体层的基板上形成。不管是N信道晶体管或P信道 晶体管，MOS晶体管包括所谓的PN接面，该PN接面系由高度掺杂 的漏极与源极区域之接口与设置于该漏极区域及该源极区域间的逆向 掺杂信道区域来形成。该信道区域之导电性(亦即该导电信道之驱动电流能力)系由形成 于该信道区域上方与从那里被薄绝缘层所隔开的栅极电极所控制。由 于对该栅极电极施加适当的控制电压，在导电信道形成后，该信道区 域之导电性取决于掺杂浓度、多数电荷载子之移动率、以及对该晶体 管宽度方向之信道区域的给定延伸部而言之源极与漏极区域间之距离 (也称为信道长度)。因此， 一旦对该栅极电极施加控制电压后，与在该 绝缘层下快速产生导电信道的能力结合，该信道区域的总导电性实质 上决定该MOS晶体管之效能。因此，该信道长度之縮减以及与该信道 长度之縮减相关联的信道电阻率之减小，提供该信道长度主要的设计 标准，用以达成该集成电路之运算速度之增加。5然而，该晶体管尺寸之持续缩小需要解决与其相关联之复数个问 题，才不致过度抵销通过稳定地减小MOS晶体管之信道长度而得到之 优点。例如，由于减小信道长度，该信道区域之可控制性可能变得越 来越困难，此亦称为短信道效应。因此，己开发各种设计测量，例如复杂的掺质分布(dopant profile)、该栅极电极到该信道区域之增加的电 容耦合等，然而某些测量可能负面影响该信道区域中的电荷载子移动 率。有鉴于此情况，且因为该关键尺寸(即该晶体管的栅极长度)的大小 持续减小迫使适配及可能新开发高度复杂的制程技术，该縮减关键尺 寸技术已被建议通过增加对于给定信道长度之该信道区域中的电荷载 子移动率来同样增进该晶体管组件之该信道导电性，从而提供达成可 与未来技术节点进展匹敌之效能增进之潜能，同时避免或至少延迟与 装置縮放尺寸相关联的上述制程适配。用于增加该电荷载子移动率之一个有效机制系修改在该信道区域 中的晶格结构，例如通过产生张应力(tensile stress)或压缩应力 (compressive stress)以在该信道区域中产生对应的应变，而分别造成电 子与电洞之移动率修正。例如，沿着该信道于该信道区域中制造单轴 张应变(tensile strain)会增加电子之移动率，该电子之移动率的增加可能 依序直接地转换成N信道晶体管之导电性对应的增加。在另一方面， 该信道区域中的压縮应变(compressive strain)可增加电洞之移动率，从 而提供了用于增进P型晶体管之效能的潜能。将应力或应变工程引入 集成电路制造系下一装置世代非常有前景的作法，例如，应变硅 (strained silicon)可视为"新"型的半导体材料，其可在不需要新的昂贵半 导体材料以及适配这些新的材料的制造技术下生产快速有力的半导体 装置。用于增强PMOS晶体管之电洞移动率的一种有效机制可通过在P 信道晶体管之漏极与源极区域中形成应变硅/锗层来实施，其中该压縮 应变的漏极与源极区域在相邻之硅信道区域中产生单轴应变。为达到 这样的目的，PMOS晶体管之漏极与源极区域系选择性凹入的，而 NMOS晶体管系被遮蔽的且该硅/锗层随后通过磊晶生长(epitaxial growth)而选择性地形成于该PMOS晶体管中。虽然这样的技术在考虑 到PMOS晶体管及整个CMOS装置之效能增益下提供显著的优点，然而若拿使用适当设计与该PMOS晶体管之效能增益来做权衡比较，当 更高的锗浓度被用来进一步提升该信道区域之应变程度并因此增加该 电洞移动率时，可能在先进的应用产品中得到低于预期之效能增益。参考图la至图lc，现将更详细的描述典型的制程流程，以便说明当使用略高的锗浓度时在习知制程策略中所牵涉的问题。图la示意说明包括基板101之半导体装置100的剖面图，该基板 101可表示任何适当的载体材料用以于其上形成实质结晶硅层102。例 如，该基板101及该半导体层102可表示绝缘体上覆硅 (silicon-on-insulator， SOI)组构(configuration)，其中，该半导体层102可 直接形成于个别的埋入绝缘层(图中未显示)上，该埋入绝缘层可以是由 例如二氧化硅等之任何适当材料组成。此外，在这制造阶段中，该半 导体装置100包括第一晶体管110p与第二晶体管110n，而可分别表示 P型晶体管与N型晶体管。在这制造阶段中，各该第一与第二晶体管 110p、 110n可包括形成于对应的栅极绝缘层112上的栅极电极111，该 栅极绝缘层112将该栅极电极111与个别的信道区域113隔开，该信道 区域113表示该半导体层102之个别"主动区"的一部分，其个别的漏极 与源极区域将在后面的阶段中形成。因此，该用辞"主动区"于晶体管 组件的上下文中系被理解为呈现用于调整该半导体材料的整个导电性 之特定掺质分布的半导体区域，其中可设置至少一个PN接面。此外， 该个别的栅极电极111可于其顶表面上形成个别的覆盖层104，例如氮 化硅层等。如之前解释过的，P型晶体管之效能可通过于该晶体管的主动区内 设置个别的硅/锗材料而显著增强，以便于该对应的信道区域中产生个 别的应变。为了适当地将该硅/锗材料置于该个别的主动区中，可制备 好该装置100以在与该栅极电极111相邻之第一晶体管110p中形成个 别的凹处。为了这样的目的，个别的间隔物组件(spacer element) 103S 可设置于该晶体管llOp的栅极电极111的侧壁上，以便在接下来的蚀 刻制程期间提供(结合该对应的覆盖层104)该栅极电极111可靠的局限 (confinement因为对应的凹处及硅/锗材料在该N信道晶体管llOn中 可能不需要，所以可形成对应的间隔物层103以覆盖该栅极电极111 以及邻近该晶体管llOn中的栅极电极111的半导体层102之个别部分。此外，可设置对应的阻剂掩膜(resistmask) 105以覆盖包括该间隔物层 103之该第二晶体管110n。如示于图la中的半导体装置100可基于下列制程形成。于形成个 别的隔离结构(图中未显示)及于用于该第一与第二晶体管110p、 110n 之晶体管行为所需要的半导体层102中产生想要的垂直掺质分布后， 该栅极绝缘层可在适当的栅极电极材料沉积后，通过沉积及/或氧化作 用来形成。之后，可执行复杂的图案化制程，该图案化制程可包括先 进的光微影术(photolithography)、复杂的蚀刻技术等，以便得到该栅极 电极111及该栅极绝缘层112本文档来自技高网...
【技术保护点】
一种方法，包括下列步骤： 在Ｐ型晶体管（２１０ｐ）的栅极电极（２１１）上方形成掩膜材料（２０３Ｓ）； 在邻近该Ｐ型晶体管（２１０ｐ）的该被掩膜的栅极电极（２１１）所形成的凹处中，形成应变硅／锗材料（２１７）； 在该应变硅／ 锗材料（２１７）上形成保护层（２２０）；以及 在该保护层（２２０）存在的情况下形成漏极与源极区域（２１４），该漏极与源极区域至少部分位于该硅／锗材料（２１７）中。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A格林，M维亚特尔，A韦，T卡姆勒，C斯科特，R博施克，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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