多层源极/漏极应力源制造技术

一种用于形成半导体器件（１０）的方法，其包括形成在该半导体器件的源极区中的凹槽（２６）和漏极区中的凹槽（２８）。该方法还包括形成源极区的凹槽（２６）中的第一半导体材料层（３２）以及漏极区的凹槽（２８）中的第二半导体材料层（３４），其中使用第一元素原子浓度和第二元素原子浓度具有第一比率的应力源材料以及具有第一浓度水平的掺杂材料形成第一半导体材料层（３２）和第二半导体材料层（３８）中的每一个，其中第一元素是硅。该方法还包括形成位于第一半导体材料层（３２）上和第二半导体材料层（３４）上的第一元素原子浓度和第二元素原子浓度具有不同比率的附加半导体材料层（３６、３８、４０、４２）。

【技术实现步骤摘要】
【国外来华专利技术】
本公开一般涉及集成电路，并且更具体地，涉及具有多层源极/漏极应力源(stressor)的集成电路。
技术介绍
一种用于提高N沟道和P沟道晶体管性能的技术是将应变引入 沟道。 一种引入应变的技术是从源极/漏极的位置去除半导体材料并重 新外延生长具有不同成分的半导体材料。例如，用于提高初始半导体 材料是硅并因此沟道就是硅的P沟道性能的一个途径是在源极/漏极 区中重新生长对沟道施加压应力的硅和锗的组合(SiGe)。困难之一 是所施加的应力的量取决于锗的浓度，而增加锗的浓度可导致缺陷的 形成，该缺陷又导致所施加的应力减小。另外，随着在技术发展过程 中器件尺寸的缩小， 一个关键的挑战是保持短沟道晶体管的良好的性 能特性。因此，需要改进用于重新生长源极/漏极以向沟道提供应力的技术。附图说明通过示例的方式说明本专利技术，并且本专利技术不受附图的限制，附图 中相同的附图标记表示类似的元件。图中的元件是为了简洁和清晰而 示出的，并不一定按比例绘出。图l是根据本专利技术的实施例的半导体器件在一处理阶段的截面； 图2是图1的半导体器件在后一处理阶段的截面； 图3是图2的半导体器件在后一处理阶段的截面； 图4是图3的半导体器件在后一处理阶段的截面；6图5是图4的半导体器件在后一处理阶段的截面； 图6是示出图5的半导体器件的包括外延生长区的半导体区中的 相对硼浓度的曲线图；以及图7是示出图5的半导体器件的半导体区中的相对锗浓度的曲线图。具体实施例方式在一个方面，与栅极相邻的源极/漏极区被去除，并使用多层不 同半导体组合重新生长。在一个实施例中，该半导体组合是硅和锗的 合金(SiGe)。第一层具有第一锗浓度并以第一硼浓度掺杂。在缺陷 开始出现之前停止第一层的生长。以减小的不会有缺陷的锗浓度生长 第一后续层，直到达到比第一厚度大的第二厚度。无缺陷地生长第一 后续层并且以大于第一硼浓度的第二硼浓度对其进行硼掺杂。然后以 与第一后续层相比增加的锗浓度生长第二后续层，其生长到充分低的 厚度，使得基本上不存在缺陷。在第二后续层中进一步增加硼掺杂。 这样，第一后续层相对于作为高锗浓度层的第一层和第二后续层减轻 了缺陷。硼随着距沟道的距离的增加而增加，以避免不利的短沟道效 应。在以下说明和附图中对此作进一步解释。图1中示出了半导体器件IO，其包括半导体村底12、衬底12上 的绝缘层14、绝缘层14上的半导体区16、围绕半导体区16的沟槽隔 离区18、位于半导体区16的中央部分上的栅极22、围绕栅极22的侧 壁隔离物(spacer) 24、栅极22上的绝缘盖30、 4册极22和半导体区 16之间的栅极电介质、在半导体区16的顶部表面中与栅极22的一侧 相邻的源极/漏极延伸25、以及在半导体区16的顶部表面上在栅极22 的另一侧上的源极/漏极延伸27。在源极/漏极延伸25和27之间的沿 着半导体区16的顶部表面并且在栅极22下面的区域起到沟道的作用。 图1的结构是这样产生的形成栅极22，进行注入以形成源极/漏极延 伸25和27，形成侧壁隔离物24，并使用沟槽隔离区18、栅极22、盖 30和侧壁隔离物24作为掩模去除部分半导体16以得到与栅极22的一侧相邻的开口 26和与栅极22的另一侧相邻的开口 28。该蚀刻可以 是各向同性的，优选是干法各向同性蚀刻，从而使得开口26和28的 一部分在侧壁隔离物24的下面。在该蚀刻进行时，N沟道晶体管被掩 盖并因此不被蚀刻。侧壁隔离物被示出为通过共形沉积(conformal exposition)，然后进行各向异性蚀刻形成的一个材料，但是它也可以 在多个层中形成，并且可以包括衬里。作为选择，它可以简单地形成 为衬里，而不是一个或多个侧壁隔离物。 一个例子是氮化物隔离物， 并且在所述氮化物隔离物和栅极22之间以及在所述氮化物隔离物和 半导体区16之间具有氧化物村里。在所描述的例子中，半导体区16 就是硅，作为半导体材料，它可以具有背景掺杂和其它掺杂，如晕状 (halo)注入。所描述的原理也可适用于其它半导体材料。从绝缘层 14到栅极电介质20的半导体区16的示例性厚度是大约500埃。开口 26和28的示例性深度是350埃。衬底12、绝缘层14和半导体区的组 合构成了通常所说的SOI(绝缘体上半导体)衬底。绝缘层14通常称 为BOX (buried oxide,掩埋氧化物)。该处理对于其中不存在绝缘 层的体硅衬底也可以是有效的。沟槽隔离18为它围绕的一个或多个晶 体管提供电隔离。图2中所示的是在开口 26中的半导体区16上外延生长半导体层 32并且在开口 28中的半导体区16上外延生长半导体层34之后的半 导体器件10。在本例子中半导体层32和34厚度大约50埃并且是掺 杂硼的SiGe。 Ge的浓度是大约30at.。/。。也就是说，Si和Ge的比率 为2.3比1。在本例子中硼掺杂是从大约5el9 (5xl019)原子每立方 厘米(原子/cc)到大约2e20 (2xl02。)原子/cc。在30%的锗时，可 以只在硅上直接生长50埃的半导体层32和34，而不形成缺陷。因为 缺陷往往使它们所在的层松弛，因此避免缺陷是重要的。如果出现这 种情况，那将使生长在沟道上产生应力的层的基本目的无法达到。在 抑制掺杂物在沟道区中的扩散以提高对短沟道器件的控制时，在第一 生长层(层32和34)中相对高的Ge。/。是重要的。理由是掺杂物(例 如，硼)的扩散性在高Ge。/。的SiGe中比在Si中更显著减小。大约5el9原子/cc到2e20原子/cc的硼浓度是相对低的浓度，其进一步减小 了硼在沟道中的扩散，以减小短沟道影响。还可通过在外延生长中包 括硼，避免对注入的需要。注入也往往产生引起松弛的类型的缺陷， 因此也最好避免。层32的厚度在横向和纵向上可能是不均匀的，这是 因为向上生长往往比横向生长更快。图3中所示的是在半导体层32上外延生长半导体层36并且在半 导体层34上外延生长半导体层38之后的半导体器件10。在本例子中， 半导体层36和38大约是250埃，并且也是掺杂硼的SiGe。在该层中， 锗的含量大约是25% (Si和Ge的比率是3比1)，并且硼的浓度是 大约从2e20/cc到5e20/cc。锗浓度的减小支持在不产生缺陷的情况下 应力源膜厚度的增加。增加硼的浓度是为了增加传导性，而产生短沟 道问题的风险通过进一步远离沟道被减小。随着生长的继续，横向生 长降低，所以半导体层36和38在横向上的厚度比向上方向上的250 埃的生长小很多。图4中所示的是在半导体层36上外延生长半导体层40并且在半 导体层38上外延生长半导体层42之后的半导体器件10。在本例子中， 半导体层40和42大约是300埃，并且也是掺杂硼的SiGe。在该层中， 锗的含量大约是30%，并且硼的浓度是大约从5e20/cc到le21/cc。锗 浓度的这种增加，增加了所产生的应力，并且可以比半导体层32和 34更厚，这是因为它们是在SiGe上生长而不是仅在Si上生长，此外， 因为在随后的步骤中半导体层40和42的上部被转化为金属合金，因 此半导体层40和42的上部可以具有缺陷而不会引起不利影响。在顶 层40和42的增加的锗和硼的浓度减小了接触电阻。图5中所示的是在本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，其包括：　形成所述半导体器件的源极区中的凹槽和漏极区中的凹槽；　形成所述源极区的凹槽中的第一半导体材料层和所述漏极区的凹槽中的第二半导体材料层，其中使用第一元素原子浓度和第二元素原子浓度具有第一比率的应 力源材料以及具有第一浓度水平的掺杂材料形成所述第一半导体材料层和所述第二半导体材料层中的每一个，其中所述第一元素是硅；　形成位于所述第一半导体材料层上的第三半导体材料层以及位于所述第二半导体材料层上的第四半导体材料层，其中所述第三半导 体材料层和所述第四半导体材料层中的每一个的第一元素原子浓度和第二元素原子浓度具有第二比率，其中所述第二比率高于所述第一比率，并且其中所述第三半导体材料层和所述第四半导体材料层中的每一个具有第二浓度水平的所述掺杂材料，其中所述掺杂材料的第二浓度水平高于所述掺杂材料的第一浓度水平；以及　形成位于所述第三半导体材料层上的第五半导体材料层以及位于所述第四半导体材料层上的第六半导体材料层，其中所述第五半导体材料层和所述第六半导体材料层中的每一个的第一元素原子浓度和第二元素原子浓度 具有第三比率，其中所述第三比率低于所述第二比率，并且其中所述第五半导体材料层和所述第六半导体材料层中的每一个具有第三浓度水平的所述掺杂材料，其中所述掺杂材料的第三浓度水平高于所述掺杂材料的第二浓度水平。...

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：张达，V德安达帕尼，DV戈德克，JC希尔德莱斯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]