非易失性电荷俘获存储器件和逻辑CMOS器件的集成器件制造技术

本发明专利技术所公开的半导体结构和方法形成相同。半导体结构包括一个衬底，具有非易失性俘获电荷存储器件倾向于第一区域和一个逻辑器件倾向于第二区域。俘获电荷介质堆可能会形成以后形成阱和沟道的逻辑器件。可避免ＨＦ前频清除和ＳＣ１清除来提高非易失性俘获电荷存储器件阻挡层的质量。非易失性俘获电荷器件。阻挡层可能热氧化或氮化ＭＯＳ逻辑栅阻挡层时被热氧化或氮化以增加阻挡层密度。利用多层衬底高压逻辑器件的源漏注入并阻碍非易失性电荷俘获存储器件硅化合金。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术属于半导体器件领域，尤其属于非易失性俘获电荷存储器件与逻辑CMOS器 件相结合。
技术介绍
集成电路的有效縮放比例能够提高电子器件性能。更小的縮放比例提高给定范围 内功能单元密度，附带提高器件处理速度。但是，器件尺寸縮放也并非没有问题。例如 优化縮小的器件性能变得日趋困难。非易失性电荷俘获存储器件尤其如此，数据保持和 灵敏性由于器件尺寸的缩小而变得更加困难。除縮放器件尺寸之外，系统集成芯片也增强电子器件功能性。这样的结构可以进 行合并，例如，将一个存储器件置于作为一个逻辑器件的相同的衬底上以减少制造成本， 同时增加存储器与逻辑器件之间的通信带宽。在整合这些不同器件的系统集成芯片过程中存在问题，因为逻辑MOS器件制造过 程可能和存储器件的制造过程相妨碍，反之亦然。这样一种两难境地，可能会发生，例 如，当集成逻辑MOS栅氧化层进程模块与制造介质堆叠的存储器件时。此外，植入加工 的逻辑器件中的沟道和阱也可能对存储器件介质堆有害，后者可能会对前者产生问题。 至于另一个例子，硅化接触，对逻辑晶体管有利，可能对非易失性俘获电荷存储器件起 到相反的作用。此外，操作一个非易失性存储器件可能需要相对较高的电压(HV)，通常至少10V。 然而，传统工艺在制造规模逻辑器件时通常采用5V或更低电压。这种低压器件可能缺 乏足够高的击穿电压接口与存储器件直接接口 。 附图说明本专利技术所列的图表用来举例，但并不局限于此，其中-图l所示的流程图，根据本专利技术特别的实施例，描绘在一个非易失性俘获电荷存储 器件集成M0S逻辑制造工艺中采用的一系列特别模块。图2A和图2B所示的流程图，根据本专利技术特别的实施例，描绘实施如图l中所示的 特定模块，集成逻辑M0S栅结构和非易失性俘获电荷介质堆所采用一系列特殊操作。图3A所示为根据本专利技术一个优选实施例，当衬底上M0S和HV M0S区域被覆盖上一 层屏蔽氧化膜时，形成在其中进行S0N0S沟道注入的半导体结构。图3B所示为根据本专利技术一个优选实施例，在半导体结构的形成中，S0N0S俘获电荷 介质堆成型并且MOS和HV MOS被清除以形成第一栅绝缘层。图3C所示为根据本专利技术一个优选实施例，在半导体结构的形成中，在MOS和HV MOS 区域形成第一栅绝缘体层。图3D所示为根据本专利技术一个优选实施例，其中当MOS区域中的第一栅绝缘体层在 衬底的一个第三区域被打开形成第二栅绝缘层时，S0N0S和HV S0N0S器件区域被掩藏。图3E所示为根据本专利技术一个优选实施例，在半导体结构的形成中，在MOS区域形 成第二栅绝缘体层。图3F所示为根据本专利技术一个优选实施例，在半导体结构的形成中，S0N0S氧化阻挡层，HV MOS栅绝缘体层和MOS栅绝缘层被氮化。图3G所示为根据本专利技术一个优选实施例，在半导体结构的形成中，栅极层被堆积。 图3H所示为根据本专利技术一个优选实施例，在半导体结构的形成中，栅电极形成。 图3I所示为根据本专利技术一个优选实施例，在半导体结构的形成中，栅侧墙形成。 图3J所示为根据本专利技术一个优选实施例，在半导体结构的形成中，电荷俘获介质及栅介质被移动从而与侧墙相连，以完成栅堆栈的定义。图4A所示为根据本专利技术一个优选实施例，在半导体结构的形成中，该半导体结构在单一衬底具有一个有相连侧墙的S0N0S栅堆栈和一个有相连侧墙的HV M0S和MOS器件栅堆栈。图4B所示为根据本专利技术一个优选实施例，在半导体结构的形成中，在S0N0S和逻辑器件上有一个多层垫层。图4C所示为根据本专利技术一个优选实施例，在半导体结构的形成中，将多层垫层的 顶层蚀刻成可抛弃侧墙。图4D所示为根据本专利技术一个优选实施例，在半导体结构的形成中，在S0N0S和M0S 器件被掩藏时，HV MOS器件收到源极和漏极注入。图4E所示为根据本专利技术一个优选实施例，在半导体结构的形成中，把可抛弃侧墙 从S0N0S和逻辑器件中移除。图4F所示为根据本专利技术一个优选实施例，在半导体结构的形成中，把多层衬垫层 的底层从MOS器件中移除，但是在S0N0S和HV MOS器件上的部分保留。图4G所示为根据本专利技术一个优选实施例，在半导体结构的形成中，硅化物在M0S 器件被S0N0S和M0S器件的多层衬垫层底层所隔离的以外的区域形成。图5所示为根据本专利技术一个优选实施例，在半导体结构的形成中，绝缘夹层(ILD) 形成在连接M0S S0N0S和HV MOS栅堆栈的侧墙边。图6A所示为根据本专利技术一个优选实施例，在半导体结构的形成中，在连接M0S栅 堆栈的侧墙上，以及SONOS和HV M0S栅堆栈的多层衬垫层底层上形成应力诱导ILD层。图6B所示为根据本专利技术一个优选实施例，在半导体结构的形成中，在覆盖邻近 S0N0S和HV MOS栅堆栈的侧墙的多层衬垫层底层上和MOS器件上的应力诱导ILD层上形 成低压ILD层。具体实施例方式在此所述附图中描述的非易失性电荷俘获存储器件和逻辑CMOS器件的集成器件的 实施例。在特殊的例子中，可能没有其中一个或者更多的特征的细节，或者结合其他已 知的方法，材料和装置。在下面的描述中，将有许多特征的细节被说明，如特别的材料， 尺寸和工艺参数等，以深入了解本专利技术。在其他情况下，众所周知的半导体设计和制造 技术还没有被描述特别详细，以避免对本专利技术不必要的妨碍。贯穿本说明书的"一个实 施例"，是指被描述与实施例有关的特定功能，结构，材料，或特征被包含在至少一 个本专利技术的实施例中。因此，在本说明书的不同地方出现的短语"在一个实施例中"不 一定是指在本专利技术的同一例子。此外，特别的功能，结构，材料，或特征可能在一个或 更多实施例中以合适的方式相结合。"在……上"，"在……下"，"在……之间"，"上面"等词在此均作为一层对于另一 层的一个相对关系。例如， 一个层位于或位于在另一个层的上面或下面，其相互之间 可能直接接触，或者相互之间可能有一个或多个中间层。此外，位于一层或位于多层之间的一个层可能直接与前面所说的这些层接触层或可能还有一个或更多的中间层。反 之，第一层"在第二层上"表明与第二层是相连的。此外，其他层相关的一层的相对位 置假定相对于一个起始的衬底所进行的对薄膜的任意放置、修改和移动不考虑衬底的绝 对方向。在一实施例中， 一个非易失性俘获电荷介质堆栈，如SONOS堆栈，在逻辑M0S器件 的至少一些阱和沟道的离子注入在衬底的第二区域进行之后，在衬底的第一区域形成。在另一实施例中， 一个非易失性俘获电荷介质堆栈形成在任何逻辑M0S栅氧化过程 之前。在这样的实施例中，S0N0S堆栈从衬底的第二区域中移除，同时热氧化在半导体 衬底的第二区域形成第一栅绝缘层，并且热处理再氧化了SONOS堆栈的一个阻挡层。在 一个更优的实施例中， 一个氮化过程将第一栅绝缘层和阻挡层同时氮化。在另一实施例中，没有硅化物接触的非易失性俘获电荷存储器件被和已有硅化物接 触的逻辑器件集成在一起。这个实施例可以通过减少存储器件中硅化物的相关应力，从 而有利于提高非易失性俘获电荷存储器件的可靠性。在一个更优的实施例中，至少有一个逻辑器件比至少另一个逻辑器件具有更长的轻 掺杂源极和漏极(即抵消源漏)，从而允许HV的操作(例如，击穿电压大于10V)。在一 个这样的实施例中，其中的逻辑器件包括本文档来自技高网...

【技术保护点】
一种构成半导体结构的方法，其特征在于，包含：　在半导体衬底第一区域注入第一种掺杂剂以形成一个ＰＭＯＳ晶体管Ｎ型阱；以及在形成ＰＭＯＳ晶体管Ｎ型阱后的半导体衬底第二区域上方形成非易失性俘获电荷介质堆栈，非易失性俘获电荷介质堆栈包括电荷俘 获层上的阻挡层，形成在半导体衬底上的隧穿层上。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：克里希纳斯瓦米库马尔，瑞文达凯普瑞，杰里米沃伦，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：US[美国]