制造非易失性电荷俘获存储器件的基团氧化制程制造技术

本发明专利技术描述了一个制造非易失性电荷俘获存储器件的方法。该方法包括提供一个其上布置有电荷俘获层的衬底。通过暴露电荷俘获层来基团氧化制程，电荷俘获层的部分被氧化从而在电荷俘获层上形成阻挡介质层。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术属于半导体制造领域，特别涉及半导体器件制造领域。
技术介绍
在过去的几十年来，在集成电路中特征的縮放比例已成为日益增长的半导体产业 的推动力。在有限的半导体芯片空间上把特征尺寸縮到越来越小能增加功能单元的密 度。例如，縮小的晶体管尺寸允许将更多的存储器件集成在一个芯片，从而增加所制 造的产品容量。然而，使容量越来越大的驱动力但并非没有任何问题。优化每一个器 件的性能的必要性变得越来越重要。通常非易失性半导体存储器使用堆垛浮栅型的场效应晶体管。在这种晶体管中， 通过对控制栅施加偏压，并将形成存储单元的衬底体区接地，电子被注入到存储单元 的浮栅中而被编程。氧化物-氮化物-氧化物(ONO)堆垛被用作半导体-氧化物-氮化 物-氧化物-半导体(SONOS)晶体管中的电荷存储层，或用作在裂栅闪存晶体管中浮 栅和控制栅的隔离层。图1为传统非易失性电荷俘获存储器件的剖面图。参考图1，半导体器件100包括一个包含形成在硅衬底102上的传统ONO部分106 的SONOS栅堆跺104。半导体器件100进一步包含在SONOS栅堆跺104两边的源区和 漏区110，用以定义沟道区域112。 SONOS栅堆跺104包括一个形成在ONO部分106 上并与之相连的多晶硅栅层108。多晶硅栅层108被ONO部分106与硅衬底102隔离。 ONO部分106典型的包括一个隧道氧化层106A，氮化物或氧氮化物的电荷俘获层106B， 以及覆盖氮化物或氧氮化物层106B的顶端氧化层106C。传统SONOS晶体管的一个问题是氮化物或氧氮化物层106B的数据保持性差，限 制了半导体器件的寿命和这些半导体器件利用该层泄漏电流的一些应用。附图说明图l阐明了传统非易失性电荷俘获存储器件的剖面图。图2为本专利技术具体实例的批处理设备氧化腔体的剖面图。图3为本专利技术的制造非易失性电荷俘获存储器件方法的系列操作流程图。图4A为本专利技术的实例，描述了图3中操作302其上形成有电荷俘获层的衬底的 剖面图。图4B根据本专利技术实例，描述了上面形成有电荷俘获层以及在此上面形成的阻挡 介质层的衬底的剖面图，相当于图3的操作304。图5根据本专利技术实例，描述了代表制造非易失性电荷俘获存储器件方法的一系列 操作流程图。图6A根据本专利技术实例，描述了衬底的剖面图，相当于图5流程图中的操作502。图6B根据本专利技术实例，描述了上面形成第一介质层的衬底的剖面图，相当于图5 流程图中的操作504。图6C根据本专利技术实例，描述了上面形成有电荷俘获层的衬底的剖面图，相当于 图5流程图中的操作508。图6D根据本专利技术实例，描述了上面形成电荷俘获层以及在此之上形成的阻挡层 的衬底剖面图，相当于图5流程图中的操作510。图6E根据本专利技术实例，描述了一个非易失性电荷俘获存储器件的剖面图。图7A根据本专利技术实例，描述了包括第一和第二暴露晶面的衬底剖面图。图7B根据本专利技术实例，描述了包括第一和第二暴露晶面以及在此之上形成有介 质层的衬底剖面图。图8根据本专利技术实例，描述了群组设备的处理腔体排列图。图9根据本专利技术实例，描述了代表制造非易失性电荷俘获存储器件方法的一系列 操作流程图。图IOA根据本专利技术实例图IOB根据本专利技术实例 的操作402。图10C根据本专利技术实例 图4流程图中的操作406。图IOD根据本专利技术实例 图4流程图中的操作408。图IOE根据本专利技术实例图11根据本专利技术实例， 列操作流程图。图12A根据本专利技术实例 图6流程图中的操作602。6，描述了衬底的剖面图。，描述了上面形成隧穿介质层衬底的剖面图，相当于图4，描述了上面形成有电荷俘获层的衬底的剖面图，相当于，描述了上面形成有顶端介质层的衬底的剖面图，相当于，描述了一个非易失性电荷俘获存储器件的剖面图。 描述了代表制造非易失性电荷俘获存储器件方法的一系，描述了上面形成有隧穿介质层的衬底的剖面图，相当于图12B根据本专利技术实例，描述了上面形成有电荷俘获层的富氧氮氧化硅部分的衬 底的剖面图，相当于图6流程图中的操作606。图12C根据本专利技术实例，描述了上面形成有电荷俘获层的富硅氮氧化硅部分的衬 底的剖面图，相当于图6流程图中的操作610。图12D根据本专利技术实例，描述了上面形成有顶端介质层的衬底的剖面图，相当于 图6流程图中的操作612。图12E根据本专利技术实例，描述了一个非易失性电荷俘获存储器件的剖面图。图13A根据本专利技术实例，描述了包括第一和第二暴露晶面的衬底的剖面图。图13B根据本专利技术实例，描述了包括第一和第二暴露晶面以及在此之上形成有介 质层的衬底的剖面图。具体实施例方式在此详述制造非易失性电荷俘获存储器件的方法。在接下来的描述中，将详细的 解释大量的特定细节，以使充分全面的理解本专利技术。显然本专利技术工艺的有些熟练技术 可能并未详细描述这些特定细节。在其他情况下，熟知的工艺步骤，如图案化步骤或 湿法化学清除步骤，也没有详细描述以免对本专利技术产生不必要的晦解。此外，可以理 解的是，图示的不同实例举例说明但没有必要縮小范围。在此介绍一个制造非易失性电荷俘获存储器件的方法。首先提供一个在此之上暴 露电荷俘获层的衬底。在一个实例中，通过在基团氧化工艺中暴露电荷俘获层，部分 电荷俘获层被氧化以在电荷俘获层上形成阻挡介质层。通过基团氧化工艺的介质层形成制程，比包括水汽生长的工艺(例如湿法生长工 艺)，能提供更高质量的薄膜。此外，在没有影响制造设备可能需要的生产量(硅片 /Hr)的情况下，在批处理腔体进行的基团氧化工艺可提供高质量膜。通过在这样一个 腔体兼容的温度下实行基团氧化工艺，如温度约为600-900摄氏度范围内，衬底可容 纳的热预算和衬底上的其他特征可能在温度超过1000摄氏度的程度时也不被影响。 根据本专利技术的一个实例，包含将氢气(H2)和氧气(02)加入批处理腔体的基团氧化工艺被执行来通过所暴露的衬底或薄膜中氧消耗而完成介质层的生长。在一个实例，执行 多次基团氧化工艺为非易失性电荷俘获存储器件提供隧穿介质层和阻挡介质层。这些介质层的质量很高，哪怕是厚度减小的情况下。在一个实例，隧穿介质层和阻挡介质 层非常密集，与通过湿法氧化工艺形成的隧穿介质层或阻挡介质层相比大大减少了每 立方厘米上的氢浓度。根据本专利技术的另一个实例，基团氧化工艺形成的介质层受其生 产的衬底的晶向差异的影响较小。在一个实例，通过基团氧化工艺形成的介质层大大 的减低了由不同的晶面氧化率的差异引起的锐角效应。7非易失性电荷俘获存储器件的一部分可通过在处理腔体进行基团氧化工艺制造。 根据本专利技术的一个实例，处理腔体为批处理腔体。图2为描述了本专利技术的一个实例中 批处理工具的氧化腔体的剖面图。根据图2，批处理腔体200包括运送装置204，来 承载多个半导体硅片202。在一个实例中，批处理腔体是氧化腔体。在一个特定实例 中，处理腔体是低压化学气相淀积腔体。多个半导体硅片202以这样的方式排列是为 了可以在基团氧化工艺制程中最大限度的暴露每个硅片，可以在单次的制作制程中包 含数量合理的硅片(如25片)。然而，要理解的是，本专利技术并不局限于批处理腔体。在本专利技术的一个方面，非易失性电荷俘获存储器件的一部分通过基团氧化工艺制 造。图3描述了根据本专利技术实例制造非易失性电荷俘获存储器件系列操作的方法流程 图。图4本文档来自技高网...

【技术保护点】
一种制造非易失性半导体存储器的方法，其特征在于，包括：　提供其上布置有电荷俘获层的衬底；以及　通过暴露电荷俘获层在基团氧化制程，电荷俘获层的部分氧化以在电荷俘获层上形成阻挡介质层。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：克里希纳斯瓦米库马尔，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：US[美国]