存储器制造技术

本发明专利技术提供一种存储器，其构成为，在分别配置规定数量的位线的第一区段和第二区段，同时选择的第一区段的位线的以第一区段的端部为基准的位置和第二区段的位线的以第二区段的端部为基准的位置不同。

【技术实现步骤摘要】

本专利技术涉及一种存储器，特别是涉及具备含有二极管的存储单元的存 储器。
技术介绍
以前，作为存储器的一个例子，大家都知道，各自包含二极管的多个存储单元被配置成矩阵状的交叉点式掩模ROM (下面，称为二极管RO M)。在现有的二极管ROM中，在存储单元阵列的内部互相交叉地配置有 多条字线和多条位线。该字线和位线分别连接着行译码器(rowdecoder) 和列译码器(column decoder)。而且，在存储单元阵列的外部设有地址 输入电路、行译码器、列译码器、读出放大器(sense amplifier)以及输出 电路。并且，在存储单元阵列的内部设有各自包含一个二极管的多个存储 单元。该多个存储单元沿多条字线和多条位线的每一条呈矩阵状进行排 列，并且通过选择晶体管，以规定数量与各字线连接。还有，与各字线连 接的规定数量的存储单元各自包含的二极管的阴极与共用的导电层连接 在一起。并且，二极管的阳极与位线连接在一起。在现有读出数据的动作中，首先，用行译码器，根据地址输入电路输 出的地址数据改变多条字线的电位。根据地址输入电路输出的地址数据， 用列译码器将与选定的存储单元相对应的位线与读出放大器进行电连接。 从而，在读出放大器判别并放大选择的位线的电位以后，输出电路向外部 输出信号。并且，和通过位线读出上述存储单元的信号的结构不同，考虑具有与 多条字线交叉设置并通过选择晶体管与二极管的阴极电连接的源(source)线，从源线读出包含二极管的存储单元的信号的结构。这时，读出放大器 与源线连接，在读出放大器判别并放大源线的电位之后，输出电路向外部输出信号。 专利技术内容本专利技术的第一方面的存储器的结构为，具备多条字线、与多条字线交 叉配置的多条位线、相对字线平行延伸而设置的导电层、以及在导电层与 位线交叉的位置配置的存储单元，在分别配置规定数量的位线的第一区段 (block)和第二区段，同时选择的第一区段的位线的以第一区段的端部为 基准的位置与第二区段的位线的以第二区段的端部为基准的位置不同。本专利技术的第二方面的存储器的结构为，具备多条字线；与多条字线 交叉配置的多条位线；相对字线平行延伸而设置的导电层；在导电层与位 线交叉的位置配置的存储单元；以及多个晶体管，按每规定数量的存,单 元来设置，栅极连接在字线，而且源极和漏极之一连接在导电层、源d和 漏极的另一个连接在源线；在分别配置规定数量的位线的第一区段和第二 区段，同时选择的第一区段的位线的以第一区段的端部为基准的位置与第 二区段的位线的以第二区段的端部为基准的位置不同。本专利技术的第三方面的存储器的结构为，具备多条字线、与多条字线交 叉配置的多条位线、相对字线平行延伸而设置的导电层、在导电层与位线 交叉的位置配置的存储单元、以及按每规定数量的存储单元而设置并且连 接字线和导电层的多条衬里布线，在分别配置规定数量的位线的第一区段 和第二区段，读出数据时，同时选择的第一区段的位线的以第一区段的端 部为基准的位置与第二区段的位线的以第二区段的端部为基准的位置不 同。附图说明图1是表示本专利技术第一实施方式的交叉点式掩模ROM结构的电路图。图2是表示本专利技术第二实施方式的交叉点式掩模R 0 M结构的电路图。图3是表示本专利技术第三实施方式的交叉点式掩模R0M结构的电路图。图4是表示本专利技术第四实施方式的交叉点式掩模R 0 M结构的平面 布局图。图5是本专利技术第四实施方式的交叉点式掩模R 0 M结构的放大图。具体实施例方式下面，按照附图说明本专利技术的实施方式。 (第一实施方式)如图1所示，第一实施方式的交叉点式掩模ROM(二极管ROM)， 具备地址前置编码(address predecode)电路1 、行译码器2 、列译码器 3、读出放大器(SA) 4、 NAND电路5、输出电路6、以及存储单 元阵列区域7 。地址前置编码电路1构成为根据外部输入规定的地址， 向行译码器2和列译码器3输出地址数据。此外，行译码器2连接着字线 (WL) 8。此外，相对字线8平行延伸而设置有导电层9。行译码器2从地址前置编码电路l输入地址数据。因此，具有选择与输入的地址数据 相对应的字线8，使该字线8的电位上升到H电平(Vcc)，而且使除选 定的字线8外的字线8的电位变为L电平(G N D 二 0 V)的功能。并且，在字线8与导电层9之间，设有栅极连接字线8而且源极连接 导电层9的晶体管1 0 。晶体管1 0为本专利技术的"第一晶体管"的一个例 子。按每后述的3 2条位线11(32个存储单元1 2)设有晶体管1 0 。 并且，列译码器3上连接着与字线8垂直配置的多条位线(BL) 1 1。另外，如图1所示，存储单元阵列区域7上设有分别包含3 2条位线 11的第一区段和第二区段。并且，在存储单元阵列区域7上，多个存储单元l 2配置为矩阵状。 这些多个存储单元1 2分别配置在互相垂直配置的多个导电层9与位线 1 l的交点处。存储单元阵列区域7上，设有包含阳极与位线l l连接的 二极管1 3的存储单元1 2 ，和包含阳极不与位线1 1连接的二极管1 3 的存储单元1 2 。并且，源线l 4与晶体管1 0的漏极连接。还有，夹着3 2条位线1 1而配置的2条源线1 4通过布线1 4 1连接起来。在存储单元阵列区域 7上配置多条(例如l 0 2 4条)字线8，字线8被分成各自包含固定数 量的字线8的多个组。在第一实施方式中，例如，被分成由2 5 6条字线98构成一个组的4个组G 0 G 3。并且，在第一实施方式中，设置4条 (S 0 S 3)源线1 4 ，分别连接组G 0 G 3所包含的字线8 。列译码器3的结构为，根据从地址前置编码电路l输入地址数据，选 择与输入的地址数据相对应的位线1 1。在此，在第一实施方式中，反相 器(inverter) 1 5的输出端子与位线1 1的端部连接，而且NAND电路16的输出端子与反相器15的输入端子连接。反相器l5和NAND电 路l 6是本专利技术的"逻辑电路"的一个例子。布线l 7和布线1 8与NA N D电路1 6的输入端子连接。布线1 7和布线1 8分别是本专利技术的"第 二布线"和"第一布线"的一个例子。并且，在第一区段和第二区段上分别被配置了 3 2条的位线1 1被分 成4个组，每相邻的8条为一组，8条位线通过反相器1 5和NAND电 路l 6分别与8条布线1 7连接。在此，在第一实施方式中，相邻的8条 位线1 1按照相邻的8条位线之中从配置行译码器2的一侧的相反侧朝 着配置行译码器2的一侧来顺序选择的方式连接在布线1 7上。并且，在第一实施方式中，分成了每相邻的8条为一组的4个组的位 线1 1 ，每组分别连接4条布线1 8 。第一区段的8条位线1 1的组之中 配置于第一区段端部的8条位线11和第二区段的8条位线1l的组之 中配置于第二区段中央部侧的8条位线11通过NAND电路16和反 相器l 5，用同一布线l 8连接起来。并且，在第一实施方式中，与配置 于第一区段端部的位线l1连接的NAND电路16的输入端子和与配 置于第二区段中央部附近的位线11连接的NAND电路16的输入端 子，用同一布线l 8连接起来。并且，与配置于第一区段中央部附近的位 线l1连接的NAND电路16本文档来自技高网...

【技术保护点】
一种存储器，具备：　多条字线；　多条位线，与上述多条字线交叉配置；　导电层，相对上述字线平行延伸而设置；　存储单元，配置在上述导电层与上述位线交叉的位置，　在分别配置规定数量的上述位线的第一区段和第二区段中，同 时选择的上述第一区段的位线的以上述第一区段的端部为基准的位置和上述第二区段的位线的以上述第二区段的端部为基准的位置不同。

【技术特征摘要】
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【专利技术属性】
技术研发人员：山田光一，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]