无外引脚的多芯片半导体封装构造及导线架制造技术

本发明专利技术公开一种无外引脚的多芯片半导体封装构造及导线架，其是在一导线架上形成具有不同高度的至少一组第一接点及至少一组第二接点，其围绕排列在一预设芯片放置区的周围，所述芯片放置区用以放置一第一芯片及堆迭一第二芯片，所述第一接点通过数个第一电性连接元件电性连接到高度最相近的所述第一芯片的有源表面，所述第二接点通过数个第二电性连接元件电性连接到高度最相近的所述第二芯片的有源表面，因而实现以四方扁平无外引脚（ＱＦＮ）封装构造的导线架为基础架构出一种具有多个堆迭芯片的全新多芯片模块构造。

【技术实现步骤摘要】

本专利技术是有关于一种无外引脚的多芯片半导体封装构造及导线架，特别是有关于 一种用以承载多个芯片的四方扁平无外引脚(QFN)封装构造及导线架。
技术介绍
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型 式的封装构造，其中各种不同的系统封装(system in package, SIP)设计概念常用于架 构高密度封装构造。 一般而言，系统封装可分为多芯片模块(multi chip module, MCM)、 封装体上堆叠封装体(package on package, POP)及封装体内堆叠封装体(package in package,PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后， 再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆迭芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造 是指先完成一具有基板的封装体，接着再于封装体的封装胶体上表面堆迭另一完整的第二 封装体，第二封装体会透过适当的转接元件(例如锡球)电性连接至封装体的基板上，因而 成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是更进一步利 用另一封装胶体将第二封装体、转接元件及封装体的原封装胶体等一起包埋固定在封装体 的基板上，因而成为一复合封装构造。 上述多芯片模块(multi chip module,MCM)都是以基板为基础来架构出高密度封 装构造。除此之外，请参照图1A及IB所示，亦存在一种四方扁平无外引脚封装构造(quad flat no-lead package, QFN)，其属于一种小型化的封装构造，其中图IA所示的是一种具有 单组接点的单芯片四方扁平无外引脚封装构造，其具有体积小型化的优点；以及，图IB所 示的是一种具有多组接点的单芯片四方扁平无外引脚封装构造，其进一步具有提高接点布 局密度的优点，故可以提供相似于上述系统封装所达到的高密度封装效果。 请参照图1A及IB所示，具有单组或多组接点的单芯片四方扁平无外引脚封装构 造主要包含一导线架(leadframe)ll、一芯片12、数条导线13及一封装胶体14。所述导线 架11包含一芯片承座111及数个接点112，其中所述数个接点112以单组或多组方式环绕 排列在所述芯片承座111的周围。所述芯片12设置于所述芯片承座111上，且所述芯片12 利用所述数条导线13分别电性连接到所述数个接点112上。所述封装胶体14用以包埋保 护所述芯片12、导线13及所述导线架11的一部分表面，仅在所述封装胶体14的下表面裸 露出所述芯片承座111及所述数个接点112的下表面。因此，所述数个接点112的下表面 通过适当处理后，即可做为四方扁平无外引脚封装构造的输入/输出端子。 虽然图IB所示的单芯片四方扁平无外引脚封装构造因具有多组接点112而有利 于达到高接脚密度封装目的，但是当所述接点112的组数(亦即排数)大于4组或更多时， 将使得所述导线13的打线(wire bonding)程序变得复杂及困难，也就是存在所述导线13 过长、单一导线13所需的弯折点变多以及所述导线13之间的交错排列复杂等技术问题，而 使得耗量成本及设计困难度提高。同时，在进行所述封装胶体14的封胶(molding)程序时，4流动的封装材料将容易推动过长的导线13，造成相邻的所述导线13互相接触导致短路，因 而提高不良品的问题。 故，有必要提供一种无外引脚的多芯片半导体封装构造，以解决现有四方扁平无 外引脚(QFN)封装技术应用在多芯片模块领域时所存在的高密度封装问题。
技术实现思路
本专利技术的主要目的在于提供一种无外引脚的多芯片半导体封装构造，其是以四 方扁平无外引脚(QFN)封装构造的导线架为基础架构出具有多个堆迭芯片的全新多芯片 模块构造，进而扩大四方扁平无外引脚(QFN)封装构造的应用范围及符合高密度封装的需 求。 本专利技术的次要目的在于提供一种无外引脚的多芯片半导体封装构造，其是在导线 架上形成至少二种不同高度的接点，每一种高度的接点通过导线分别电性连接到高度最相 近的第一芯片或堆迭其上的第二芯片的有源表面，因而减少导线长度、降低导线成本、增加 高密度封装的可靠性及提升高密度封装的良品率(yield)。 本专利技术的另一目的在于提供一种无外引脚的多芯片半导体封装构造，其中第一 芯片及堆迭在其上方的第二芯片可选自打线型(wire bonding)芯片或倒装型芯片(flip chip, FC)，因而增加高密度封装的设计裕度。 为达成本专利技术的前述目的，本专利技术提供一种无外引脚的多芯片半导体封装构造， 其特征在于所述无外引脚的多芯片半导体封装构造包括一导线架、一第一芯片、数个第 一电性连接元件、一第二芯片、数个第二电性连接元件及一封装胶体。所述导线架具有一预 设芯片放置区、至少一组第一接点及至少一组第二接点，所述第一接点围绕排列在所述芯 片放置区的周围，所述第二接点围绕排列在所述第一接点的周围，且所述第一接点的高度 小于所述第二接点的高度。所述第一芯片置于所述预设芯片放置区，且所述第一芯片具有 一有源表面，其利用所述第一电性连接元件电性连接所述第一接点的第一端。所述第二芯 片堆迭在所述第一芯片上，且所述第二芯片具有一有源表面，其利用所述第二电性连接元 件电性连接所述第二接点的第一端。所述封装胶体包埋所述第一芯片、所述第一电性连接 元件、所述第二芯片、所述第二电性连接元件、所述第一接点及所述第二接点，并裸露所述 第一接点的一第二端及所述第二接点的一第二端。 在本专利技术的一实施例中，所述第一接点的第一端的高度相对接近于所述第一芯片 的有源表面的高度。 在本专利技术的一实施例中，所述第二接点的第一端的高度相对接近于所述第二芯片 的有源表面的高度。 在本专利技术的一实施例中，所述导线架另包含一芯片承座，以承载所述第一芯片。 在本专利技术的一实施例中，所述第一芯片另通过所述第一电性连接元件电性连接到 所述芯片承座上，该芯片承座下表面裸露于封胶体之外。 在本专利技术的一实施例中，所述第二芯片另通过所述第二电性连接元件电性连接到 所述芯片承座上。 在本专利技术的一实施例中，所述封装胶体的下表面裸露所述第一芯片的下表面。 在本专利技术的一实施例中，所述第一电性连接元件与所述第二电性连接元件分别选5自导线或凸块。 在本专利技术的一实施例中，所述第一接点的第一端及/或第二端具有至少一层的助 焊层。 在本专利技术的一实施例中，所述第二接点的第一端及/或第二端具有至少一层的助 焊层。 在本专利技术的一实施例中，所述助焊层选自镍、金、锡、银、有机保焊剂(organic solderability preservatives, 0SP)或其复合层。 在本专利技术的一实施例中，所述导线架另具有至少一组第三接点，所述第三接点的高度大于所述第二接点的高度；以及所述无外引脚的多芯片半导体封装构造另包含一第三芯片及数个第三电性连接元件；所述第三芯片堆迭在所述第二芯片上，且所述第三芯片具有一有源表面，其利用所述第三电性连接元件电性连接所述第三接点的一第一端。 在本专利技术的一实施例中，所述第三电性连接元件选自导线或凸块。 在本专利技术的一本文档来自技高网...

【技术保护点】
一种无外引脚的多芯片半导体封装构造，其特征在于：所述无外引脚的多芯片半导体封装构造包括：一导线架，具有：一预设芯片放置区；至少一组第一接点，所述第一接点围绕排列在所述芯片放置区的周围；至少一组第二接点，所述第二接点围绕排列在所述第一接点的周围，且所述第一接点的高度小于所述第二接点的高度；一第一芯片，置于所述预设芯片放置区，且所述第一芯片具有一有源表面；一第二芯片，堆迭在所述第一芯片上，且所述第二芯片具有一有源表面；数个第一电性连接元件，电性连接所述第一芯片的有源表面及所述第一接点的第一端；数个第二电性连接元件，电性连接所述第二芯片的有源表面及所述第二接点的第一端；及一封装胶体，包埋所述第一芯片、所述第一电性连接元件、所述第二芯片、所述第二电性连接元件、所述第一接点及所述第二接点，并裸露所述第一接点的一第二端及所述第二接点的一第二端。

【技术特征摘要】
一种无外引脚的多芯片半导体封装构造，其特征在于所述无外引脚的多芯片半导体封装构造包括一导线架，具有一预设芯片放置区；至少一组第一接点，所述第一接点围绕排列在所述芯片放置区的周围；至少一组第二接点，所述第二接点围绕排列在所述第一接点的周围，且所述第一接点的高度小于所述第二接点的高度；一第一芯片，置于所述预设芯片放置区，且所述第一芯片具有一有源表面；一第二芯片，堆迭在所述第一芯片上，且所述第二芯片具有一有源表面；数个第一电性连接元件，电性连接所述第一芯片的有源表面及所述第一接点的第一端；数个第二电性连接元件，电性连接所述第二芯片的有源表面及所述第二接点的第一端；及一封装胶体，包埋所述第一芯片、所述第一电性连接元件、所述第二芯片、所述第二电性连接元件、所述第一接点及所述第二接点，并裸露所述第一接点的一第二端及所述第二接点的一第二端。2. 如权利要求1所述的无外引脚的多芯片半导体封装构造，其特征在于所述第一接 点的第一端的高度相对接近于所述第一芯片的有源表面的高度；及所述第二接点的第一端 的高度相对接近于所述第二芯片的有源表面的高度。3. 如权利要求1所述的无外引脚的多芯片半导体封装构造，其特征在于所述导线架 另包含一芯片承座，以承载所述第一芯片。4. 如权利要求3所述的无外引脚的多芯片半导体封装构造，其特征在于所述第一芯 片另通过所述第一电性连接元件电性连接到所述芯片承座上，所述的芯片承座的下表面裸 露于封胶体...

【专利技术属性】
技术研发人员：许宏达，周若愚，
申请(专利权)人：日月光封装测试上海有限公司，
类型：发明
国别省市：31[中国|上海]