A method of manufacturing field effect transistor includes: providing a semiconductor substrate, forming a first dielectric layer on the substrate; a mask layer is formed on the first dielectric layer, etching the mask layer, the exposed part of the first dielectric layer; heavy ion implantation, the etching rate of the first dielectric layer is exposed to change out; remove the mask layer, and based on the different etching rate of the first dielectric layer, the wet etching step is formed on the first dielectric layer; a first dielectric layer step based on the obtained, a gate dielectric layer is formed on the non symmetrical; asymmetric gate dielectric layer formed on the surface of the gate close to the substrate, and a gate dielectric layer has a larger thickness, on one side of the gate is formed in the drain, and in the other side of the gate to form a source. When the asymmetric dielectric layer structure is formed, the device has good reliability and good yield.
【技术实现步骤摘要】
本专利技术涉及半导体技术，特别是半导体制造方法，尤其是一种具有非对称栅介质层的场效应晶体管的制造方法。
技术介绍
目前，在常用的功率金属氧化物半导体场效应晶体管(MOSFET)的结构中，其漏极一般通过低剂量、高浓度的离子注入形成低掺杂扩散区(LDD),以提高耐压性。当在漏极施加较高的电压时,由于漏极与对册极的底部，对应地具有较大的交叠区域，且所述交叠区域表面的掺杂浓度高，因而很容易产生栅致漏端漏电流(GIDL, Gate Induced Drain Leakage )，并进而导致器件功库€上升，使得器件的寿命受到影响。其中，栅致漏端漏电流的大小受到漏极电压以及所述交叠区域对应的栅介质层厚度的影响；在一定的漏极电压下，所述交叠区域对应的栅介质层厚度越大，栅介质层内的纵向电场越小，栅致漏端漏电流也就越小。常规的MOSFET结构中，栅介质层的厚度通常是均匀一致的，然而，如果将整个栅介质层的厚度增大，将会影响栅电极对沟道的控制能力，进而提高阈值电压，从而影响器件的性能。专利号为200610116558.1、名称为"采用非均匀栅氧化层的高压晶体管及其制造方法"的中国专利中...
【技术保护点】
一种场效应晶体管制造方法，包括：提供半导体衬底，并在所述衬底上形成第一介质层；在所述第一介质层上形成掩膜层，刻蚀所述掩膜层，暴露出部分所述第一介质层；进行重型离子注入，改变暴露出来的所述第一介质层的刻蚀速率；去除所述掩膜层，并基于所述第一介质层中不同的湿法刻蚀速率，以湿法刻蚀在所述第一介质层中形成台阶；基于所获得的第一介质层台阶，形成非对称的栅介质层；在所述非对称栅介质层表面形成栅极，并在所述栅极一侧、靠近具有较大厚度的所述栅介质层的衬底内形成漏极，以及在所述栅极另一侧的衬底内形成源极。
【技术特征摘要】
【专利技术属性】
技术研发人员：董耀旗，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。