延迟锁定环电路及其更新方法与该电路中的更新控制装置制造方法及图纸

公开了一种延迟锁定环（ＤＬＬ，“ｄｅｌａｙ？ｌｏｃｋｅｄ？ｌｏｏｐ”）电路及其更新方法与该电路中的更新控制装置。该延迟锁定环电路包括相位检测单元，其配置成通过比较参考时钟信号的相位与反馈时钟信号的相位来产生相位检测信号。更新控制装置配置成通过判定相位检测信号的第一逻辑值的数目及第二逻辑值的数目之间的差异来产生有效间隔信号及更新控制信号以响应参考时钟信号。当使能有效间隔信号时，移位寄存器配置成更新赋予延迟线的延迟值以响应更新控制信号。

【技术实现步骤摘要】

本专利技术总体涉及半导体集成电路(IC，integrated circuits)，并尤其涉及半导 体IC中的延迟锁定环(DLL, delay locked loop)电路。
技术介绍
包括在半导体IC装置中的现有DLL电路被用来供应内部时钟信号，该内部时钟信 号的相位比通过转换外部时钟信号而取得的参考时钟信号的相位早预定时间。当在半导体 IC中使用的内部时钟信号通过时钟缓冲器及传输线来延迟以具有相对于外部时钟信号的 相位差时，DLL电路被用来解决因为输出数据存取时间拉长而造成的问题。DLL电路将内部 时钟信号的相位控制在比外部时钟信号的相位早预定时间，以便增加有效数据输出间隔。 现有的DLL电路包括时钟输入缓冲器、延迟线、移位寄存器、时钟驱动器、复制物 延迟器、相位检测器及更新控制装置。相位检测器比较自时钟输入缓冲器输出的参考时钟 信号的相位和自复制物延迟器输出的反馈时钟信号的相位。更新控制装置把相位检测器的 相位比较结果传送至移位寄存器。当装置的速度增加时，相位比较检测结果的变化增加，且 可能发生不正常的操作。更新控制装置被提供用来防止不正常的操作。更新控制装置累积 相位比较结果值。当已累积的值达到预定值时，更新控制装置控制由移位寄存器供应至延 迟线来更新的延迟值。 现有的更新控制装置使用低通滤波器来实现。即，当相位比较检测值把相同值保 持预定数量的周期时，更新控制装置产生并传送更新控制信号至移位寄存器。然而，此更新 控制装置具有复杂的更新条件。例如当更新控制装置响应于三个连续的相位比较检测结 果值而动作时，更新控制装置可相对(O，O，O)或(l，l，l)值来产生正常更新控制信号，但当 (O，O，l)值重复时，不能产生更新控制信号。其后，使用更新控制装置的更新操作是无效的， 且具有以上更新控制装置的DLL电路是受限的，因为更新控制装置不能精确地控制内部时 钟信号的相位。
技术实现思路
本专利技术的实施例包括即使是在相位比较检测结果值不规则变化期间仍能够更精 确地控制内部时钟信号的相位的延迟锁定环(DLL)电路、在DLL电路中的更新控制装置及 DLL电路的更新方法。 根据本专利技术的一个实施例，延迟锁定环(DLL)电路包括相位检测单元，配置成比 较参考时钟信号的相位与反馈时钟信号的相位以产生相位检测信号；更新控制装置，配置 成响应于参考时钟信号、通过判定相位检测信号的第一逻辑值的数目与第二逻辑值的数目 之间的差异来产生有效间隔信号及产生更新控制信号；及移位寄存器，配置成当使能有效 间隔信号时，根据更新控制信号来更新供应至延迟线的延迟值。 根据本专利技术的另一实施例，在DLL电路中的更新控制装置包括切换部分，配置成 根据相位检测信号选择性地输出参考时钟信号作为第一计数控制时钟信号及第二计数控制时钟信号之一 ；第一计数部分，配置成响应于第一计数控制时钟信号而执行计数操作并 产生具有一位或更多位的第一计数信号；第二计数部分，配置成响应于第二计数控制时钟 信号而执行计数操作并产生具有一位或更多位的第二计数信号；及更新控制部分，配置成 比较第一计数信号的一位或更多位的位的逻辑值及第二计数信号的一位或更多位的位的 逻辑值，并根据比较的逻辑值与相位检测信号来产生更新控制信号。 根据本专利技术的再一实施例，DLL电路的更新方法包括通过比较参考时钟信号的 相位与反馈时钟信号的相位来产生相位检测信号；当相位检测信号的逻辑值具有第一逻辑 值的次数与相位检测信号的逻辑值具有第二逻辑值的次数之间的差异等于或超过预定数 时，使能有效间隔信号；响应于有效间隔信号，更新延迟线供应至参考时钟信号的延迟值； 及当完成延迟值的更新时，将有效间隔信号禁止。 DLL电路、DLL电路中的更新控制装置及DLL电路的更新方法判定相位比较检测结 果值的数目的差异，并使用该结果作为更新条件，以通过放宽更新条件来执行更有效的更 新。进一步地，DLL电路、DLL电路中的更新控制装置及DLL电路的更新方法通过判定相位比较检测结果值的逻辑值的数目的差异来控制更新，从而即使在相位比较检测结果值不规则变化的情况下也更精确地控制内部时钟信号的相位。 以下在章节具体实施方式中描述这些及其它特征、方面及实施例。附图说明 在此结合附图描述特征、方面及实施例，其中 图1是示出根据本专利技术一个实施例的示例性DLL电路的方块图； 图2是根据本专利技术的一个实施例的配置图，其示出图1所示的示例性更新控制装置；及 图3是根据本专利技术的一个实施例的配置图，其示出图2所示的示例性更新控制部 分。具体实施例方式图1是根据一个实施例的示例性DLL电路的方块图。 如图1所示，根据本专利技术的一个实施例的DLL电路可包括时钟输入缓冲器10、延迟 线20、时钟驱动器30、延迟补偿单元40、相位检测单元50、更新控制装置60及移位寄存器 70。 根据图1所示的本专利技术的实施例，时钟输入缓冲器IO通过缓冲外部时钟信号 'clk_ext'来产生参考时钟信号'clk_ref'。延迟线20通过响应于延迟控制信号'dlcnt' 而延迟参考时钟信号'clk_ref'来产生延迟时钟信号'clk_dly'。时钟驱动器30通过驱动 延迟时钟信号'clk—dly'来产生内部时钟信号'clk」nt'。延迟补偿单元40通过按延迟值 把延迟时钟信号'clk_dly'延迟来产生反馈时钟信号'clk—fb'，该延迟值是通过模拟由在 延迟时钟信号'clk_dly'的输出路径上设置的延迟元件所产生的延迟值来取得的。 如图1所示，相位检测单元50可通过比较反馈时钟信号'clk_fb'的相位与参考 时钟信号'clk_ref'的相位来产生相位检测信号'phdet'。更新控制装置60判定相位检测信号'Phdet'的第一逻辑值的数目与第二逻辑值的数目之间的差异(即，逻辑值'0'与 逻辑值'1'的数目间的差异)，以便响应于参考时钟信号'clk_ref'而产生有效间隔信号 'vlitv'及更新控制信号'upcnt'。当使能有效间隔信号'vlitv'时，移位寄存器70响应 于更新控制信号'upcnt'而更新延迟控制信号'dlcnt'的逻辑值。 根据图1所示的本专利技术的实施例，相位检测单元50可通过检测在参考时钟信号 'clk_ref'的上升沿时的反馈时钟信号'clk—fb'的电平来产生相位检测信号'phdet'。因 此，相位检测信号'phdet'以与参考时钟信号'clk_ref'相同的频率被更新。 其后，更新控制装置60判定在参考时钟信号'clk_ref'的每一上升沿时的相位 检测信号'Phdet'的逻辑值，并计算相位检测信号'phdet'的第一逻辑值的数目与第二 逻辑值的数目之间的差异。当第一逻辑值的数目超过第二逻辑值的数目预定数时，或者当 第二逻辑值的数目超过第一逻辑值的数目预定数时，更新控制装置60使能有效间隔信号 'vlitv'。进一步地，在这种情况下，更新控制装置60输出相位检测信号'phdet'作为更新 控制信号'upcnt'。 例如假设用来使能有效间隔信号'vlitv'的、在相位检测信号'phdet'的第一逻 辑值的数目与第二逻辑值的数目之间的差异设定为16，则一旦第一逻辑值的数目超出第二 逻辑值的数目16时，更新控制装置60使能有效间隔信号'vl本文档来自技高网...

【技术保护点】
一种延迟锁定环电路，包括：相位检测单元，配置成比较参考时钟信号的相位与反馈时钟信号的相位，以便产生相位检测信号；更新控制装置，配置成响应于参考时钟信号、通过判定相位检测信号的第一逻辑值的数目与第二逻辑值的数目之间的差异来产生有效间隔信号及产生更新控制信号；及移位寄存器，配置成当有效间隔信号被使能时根据更新控制信号来更新供应至延迟线的延迟值。

【技术特征摘要】
KR 2008-11-11 10-2008-0111478一种延迟锁定环电路，包括相位检测单元，配置成比较参考时钟信号的相位与反馈时钟信号的相位，以便产生相位检测信号；更新控制装置，配置成响应于参考时钟信号、通过判定相位检测信号的第一逻辑值的数目与第二逻辑值的数目之间的差异来产生有效间隔信号及产生更新控制信号；及移位寄存器，配置成当有效间隔信号被使能时根据更新控制信号来更新供应至延迟线的延迟值。2. 权利要求l的延迟锁定环电路，其中更新控制装置配置成判定参考时钟信号的每一 周期中相位检测信号的逻辑值，并且当第一逻辑值的数目和第二逻辑值的数目中的一个相 比另一个超出预定数时使能有效间隔信号，以便输出相位检测信号作为更新控制信号。3. 如权利要求1或2的延迟锁定环电路，其中移位寄存器配置成当有效间隔信号被使 能时响应于更新控制信号而更新延迟值，并在完成更新后使能更新标志信号。4. 如权利要求3的延迟锁定环电路，其中更新控制装置配置成当更新标志信号被使能 时将有效间隔信号禁止。5. 如权利要求4的延迟锁定环电路，其中更新控制装置包括切换部分，配置成根据相位检测信号来选择性地输出参考时钟信号作为第一计数控制 时钟信号和第二计数控制时钟信号之一；第一计数部分，配置成响应于第一计数控制时钟信号而执行计数操作，并产生具有一 位或更多位的第一计数信号；第二计数部分，配置成响应于第二计数控制时钟信号而执行计数操作，并产生具有一 位或更多位的第二计数信号；以及更新控制部分，配置成比较第一计数信号的所述一位或更多位的位的逻辑值与第二计 数信号的所述一位或更多位的位的逻辑值，响应于比较的逻辑值和相位检测信号来产生有 效间隔信号及更新控制信号，以及当更新标志信号被使能时将有效间隔信号禁止。6. 如权利要求5的延迟锁定环电路，其中第一计数部分及第二计数部分的每一个包括 向上计数器，且第一计数信号及第二计数信号初始设定成不同值。7. 如权利要求5的延迟锁定环电路，其中更新控制部分配置成响应于参考时钟信号而 闩锁相位检测信号，当第一计数信号的逻辑值与第二计数信号的逻辑值经判定为彼此相等 时使能有效间隔信号，并输出已闩锁的相位检测信号作为更新控制信号。8. 如权利要求7的延迟锁定环电路，其中更新控制部分包括逻辑值判定部，配置成通过比较第一计数信号和第二计数信号中每一个的所述一位或 更多位的每位的逻辑值来产生逻辑值判定信号；第一闩锁部，配置成响应于参考时钟信号而闩锁相位检测信号，并响应于逻辑值判定 信号而再闩锁已闩锁的相位检测信号，以便输出更新控制信号；及第二闩锁部，配置成响应于逻辑值判定信号而闩锁外部供应电压以便输出有效间隔信 号，并响应于更新标志信号而将有效间隔信号禁止。9. 如权利要求1的延迟锁定环电路，还包括时钟输入缓冲器，配置成缓冲外部时钟信号以产生参考时钟信号，并传送参考时钟信 号至所述延迟线；时钟驱动器，配置成通过驱动自所述延迟线输出的时钟信号来产生内部时钟信号；及 延迟补偿单元，配置成通过按延迟值延迟从所述延迟线输出的时钟...

【专利技术属性】
技术研发人员：张在旻，金龙珠，韩成宇，宋喜雄，吴益秀，金亨洙，黄泰镇，崔海郎，李智王，朴昌根，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]