锁相环（ＰＬＬ）电路及其相位同步方法与动作分析方法技术

锁相环（ＰＬＬ）电路中设有：相位比较器（２），作了基准时钟信号和比较时钟信号的相位比较后的相位比较信号具有高电压（以下记为Ｈ）电平、低电压（以下记为Ｌ）电平及基准电平等（３）值输出，以对应于检测出的相位差的时间宽度输出Ｈ或Ｌ电平信号，无相位差时输出基准电平信号；电平移动器（３），使来自相位比较器（２）的相位比较信号的波形保持为矩形；电压控制振荡器即ＶＣＯ（４），输入Ｈ电平信号来使相位提前，输入Ｌ电平信号来使相位推后；分频器（５），将从ＶＣＯ输出的振荡时钟脉冲分频并作为比较时钟信号。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及发生对应于基准时钟信号和比较时钟信号的相位差的PLL(Phase Locked Loop:锁相环)电路及其相位同步方法。
技术介绍
例如，在专利文献(特开2004-40227中公报)中，公开了现有的PLL电路。在现有的PLL电路中，装有具有以下特性的相位比较器，即就执行相位比较后的 输出信号而言，其高电压电平的矩形波信号的时间宽度与低电压电平的矩形波信号的时间 宽度的时间差正比于相位差，在无相位差时，高电压电平与低电压电平的矩形波信号时间 宽度相等，省略了被认为必需的环路滤波器，在PLL电路中，在搭载环路滤波器的部分设有 工作波形整形电路，使从相位比较电路输出的信号波形保持矩形。另外，电压控制振荡器(VCO :Voltage Controlled Oscillator)的设计，以该电 压_频率变动特性在将频率变动作为电压的函数时成为奇函数作为前提条件。专利文献1 特开2004-40227号公报
技术实现思路
专利技术要解决的课题由于现有的PLL电路有如上述的结构，需要具有在将频率变动作为电压的函数时 成为奇函数的电压-频率特性的VC0。在实际的VCO中，那样的特性只能在部本文档来自技高网...

【技术保护点】
一种锁相环（ＰＬＬ）电路，具有：相位比较器，输入基准时钟信号和比较时钟信号并比较基准时钟信号的相位与比较时钟信号的相位，生成并输出具有对应于相位差的时间宽度的预定电压电平的矩形波信号；电压控制振荡器（ＶＣＯ），输入从该相位比较器输出的信号，输出其频率对应于该信号的电压电平的时钟信号；分频器，将从该电压控制振荡器输出的时钟信号被Ｎ分频（Ｎ为自然数）后的信号作为比较时钟信号反馈至所述相位比较器；其特征在于：所述锁相环电路根据将所述基准时钟信号的１周期部分的相位差作为１个计量单位的下述数列的收敛条件进行动作，使输入到所述相位比较器中的所述基准时钟信号与所述比较时钟信号的相位差为０：θ↓［ｎ］＝（１一...

【技术特征摘要】
一种锁相环(PLL)电路，具有相位比较器，输入基准时钟信号和比较时钟信号并比较基准时钟信号的相位与比较时钟信号的相位，生成并输出具有对应于相位差的时间宽度的预定电压电平的矩形波信号；电压控制振荡器(VCO)，输入从该相位比较器输出的信号，输出其频率对应于该信号的电压电平的时钟信号；分频器，将从该电压控制振荡器输出的时钟信号被N分频(N为自然数)后的信号作为比较时钟信号反馈至所述相...

【专利技术属性】
技术研发人员：藤原玄一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]