一种信号延迟电路制造技术

本实用新型专利技术涉及一种信号延迟电路，由至少两个首尾相连的D触发器构成，该信号延迟电路具有一个输入端和一组输出端，所述一个输入端为第一个D触发器的输入端；所述一组输出端为各D触发器的输出端。采用本实用新型专利技术的电路，结构简易，延迟精度高，稳定性高，方便级联扩展以获得更高的延迟时间。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于电子设计自动化
，涉及获得固定延迟时间方法的改进。
技术介绍
现有的延迟线芯片绝大多数延迟的时间是固定式，不可变的，靠不同节点引出来延迟不同的时间。确定芯片型号后，对于改变延迟时间极为不便，往往需要改变硬件电路。另有一部分是可编程式延迟线芯片，对延迟的时间具有较灵活的调节功能，只需改变控制信号，即可改变器件内部连通电路以得到不同的延迟时间，与多路开关比较类似，不必改变电路，但是延迟时间的最小単位和总延迟时间也受器件型号制约，一旦确定型号，便不可更改，同时这类延迟线的总延迟时间范围有制约，而且精度越高，总延迟时间越高，成本就越闻
技术实现思路
本技术的目的是提供一种能够方便选择延迟时间的信号延迟电路，用以解决现有技术中延迟时间难以灵活调节的问题。为实现上述目的，本技术的方案是ー种信号延迟电路，由至少两个首尾相连的D触发器级联构成,该信号延迟电路具有一个输入端和ー组输出端，所述ー个输入端为第一级的D触发器的输入端；所述ー组输出端为各D触发器的输出端。所述D触发器为利用VHDL语言例化的D触发器。采用本技术的电路，结构简易，延迟精度高，稳定性高，方便级联扩展以获得更高的延迟时间。附图说明图I是本技术的硬件框图；图2是实施例的性能仿真时序图；图3是本技术方法中获取延迟的主程序流程图。具体实施方式以下结合附图对本技术做进ー步详细的说明。如图I所示的ー种信号延迟电路，由至少两个首尾相连的D触发器级联构成，该信号延迟电路具有一个输入端和ー组输出端，所述ー个输入端为第一级的D触发器的输入端；所述ー组输出端为各D触发器的输出端。所述D触发器为利用VHDL语言例化的D触发器。当ー个输入信号进入，每经过ー个D触发器，延迟时间便增加ー个D触发器的延迟时间。本技术的一个实施例采用了 5个D触发器式延迟线模块级联而成，其性能如图2,该实施例实现了上沿16. 7ns,下沿15. 7ns的延迟线设计。图3是本技术方法中获取延迟的主程序流程图。先初始化定义几个变量，再等待输入信号的进入，判断清零标志变量temp_clr和输入电平变量din是否改变，如果变量改变，执行进程ー PO及进程ニ Pl,通过公式temp_clr〈=(din and temp_ql) or (not ((not din) or temp_q2)),对输出结果进行更新.在此过程中，实现了信号的延迟。权利要求1.ー种信号延迟电路，其特征在干，由至少两个首尾相连的D触发器级联构成，该信号延迟电路具有一个输入端和ー组输出端，所述ー个输入端为第一级的D触发器的输入端；所述ー组输出端为各D触发器的输出端。2.根据权利要求I所述的ー种信号延迟电路，其特征在于，所述D触发器为利用VHDL语言例化的D触发器。专利摘要本技术涉及一种信号延迟电路，由至少两个首尾相连的D触发器构成，该信号延迟电路具有一个输入端和一组输出端，所述一个输入端为第一个D触发器的输入端；所述一组输出端为各D触发器的输出端。采用本技术的电路，结构简易，延迟精度高，稳定性高，方便级联扩展以获得更高的延迟时间。文档编号H03K17/28GK202550988SQ201120529450公开日2012年11月21日 申请日期2011年12月17日 优先权日2011年12月17日专利技术者张宝山, 曹阳 申请人:中国航空工业集团公司洛阳电光设备研究所本文档来自技高网...

【技术保护点】
一种信号延迟电路，其特征在于，由至少两个首尾相连的D触发器级联构成，该信号延迟电路具有一个输入端和一组输出端，所述一个输入端为第一级的D触发器的输入端；所述一组输出端为各D触发器的输出端。

【技术特征摘要】

【专利技术属性】
技术研发人员：张宝山，曹阳，
申请(专利权)人：中国航空工业集团公司洛阳电光设备研究所，
类型：实用新型
国别省市：