用于一数字倍频器的组合延迟电路制造技术

一种用于倍频器中的组合延迟电路，包括有包含多个延迟线的第一延迟电路，每一延迟线有８个部分，每一部分产生一单位延迟时间ｔ↓［ｄ］；一具有８个安置在每一延迟线上的锁存元件的锁存阵列，每一锁存元件接收来自一相应的一个延迟部分的输出；和第二到第八延迟电路，每一延迟电路具有一产生该单位延迟时间的单独的延迟元件。在该锁存元件的第二到第八延迟电路之间的对应关系使得在第三、第五、第七延迟电路的输出中的延迟时间分别为该第八延迟电路的输出中的延迟时间的１／４、１／２和３／４。该倍频器具有其频率为参考频率的二倍、四倍和八倍的组合延迟电路。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于一数字倍频器的组合延迟电路，特别是涉及一种能够准确调整一延迟时间的组合延迟电路。一数字倍器通常用来产生一具有一较高频率的时钟信号和一与一输入参考时钟信号的相位相同步的时钟相位。这种数字倍频器例如由T.Shimizu的文章“A Mulitimedia 32b RISC Microprocessor With 16Mb DRAM”,ISSCC Digest of Technical Papers,1996 IEEE Internation Solid-Stafe Circait Conference,PP.216至217,Feb.1996中所披露。美国专利USP5,422,835和USP5,530,837中也披露了相关的装置。附图说明图1示出了一种在能使一参考时钟信号的时钟频率四倍频的倍频器中使用的常规组合延迟电路。四组延迟电路，每一组包括一独自的延迟电路101、102、103或104和一选择器105、106、107或108，各组从一用来接收一参考(第一)时钟信号111的一组到产生第二到第五时钟信号112至115的另一组之间是串联的。在每一延迟组，延迟电路101、102、103或104的延迟时间由相应的选择器105、106、107或108所控制以具有一多个单位延迟时间(td)，这里td是由具有一相同构成的每一个延迟部分所引起的单位延迟时间。相位比较器109将第五时钟信号115与参考时钟信号111相比较，以根据第五时钟信号的相位相对于参考时钟信号111的相位而向一UP/DOWN(U/D)计数器110提供UP一信号116或DOWN一信号117。该U/D计数器110提供一用来控制选择器105至108以使第五时钟信号115的相位与参考时钟信号111的相位相等的控制信号118。因为各个延迟电路101至104是由单一的控制信号118所控制的，所以通过上述的控制，在时钟信号112至115的连续二个时钟信号之间的定时差等于参考时钟信号111的时钟周期的1/4。通过求出四个时钟信号112至115的一逻辑和(OR)，可以得该参考时钟信号111的四倍以产生一具有四倍频率的时钟信号。表1示出了在所希望的级联延迟电路101至104的总相位延迟和由在图1的组合延迟电路中的各个延迟电路101至104所产生的实际延迟之间的关系。表1 表2示出了该总相位延迟和各个延迟电路101至104的输出112至115之间的关系，表2中的输出112至115是从表1中得到的。表2 如表1和表2所示，该倍频器具有如上所述的产生一具有其为每一延迟电路的单位延迟时间(td)的四倍的单位延迟的输出时钟信号的组合延迟电路。更详细地说，该所得结果的四倍频倍频器不可能将该时间延迟调整得精确在每一延迟电路的单位延迟时间的四倍之内，并且由该倍频器所产生的时钟信号的时钟周期的误差最大高达3×td。特别是，例如，如果得到5单位延迟(5×td)的总相位延迟，则每个延迟电路选择2延迟单位(2×td)，因而相对于该参考时钟信号111该第五时钟信号115的输出具有一8单位延迟(8×td)的相位延迟，这意味着在由第五延迟电路所产生的该时钟脉冲的定时中存在一3×td的误差并且超前于相应于在该参考时钟信号中的下一个脉冲的时钟脉冲。通常，在该延迟电路的各个输出的逻辑和之后在该倍频器的输出中的该时钟相位误差主要存在于所给定的时钟中。本专利技术的一个目的是提供一种在一倍频器中所使用的组合延迟电路，该组合延迟电路能够输出一具有基本上等于该延迟电路的延迟部分的单位延迟时间的一最小可调整延迟时间的被倍增的时钟信号。本专利技术的另一个目的是提供一种组合延迟电路，其中该时钟脉冲的相位误差基本上与在该时钟脉冲之中所分布的相一致。本专利技术的一个方面，一种包含一具有至少一基本延迟线的第一延迟电路的组合延迟电路包括有每一个部分产生一单位时间延迟的多个级联延迟部分；一具有多个锁存元件的锁存阵列，每一锁存元件接收一来自相应的该存贮部分中的一锁存部分的输出；多个相互级联构成的第二延迟电路，第二延迟电路的每一个电路具有一相应于用来产生一基本上等于该单位时间延迟的一时间延迟的所述延迟线的延迟元件，在每一第二延迟电路中的该延迟元件通过响应于来自在前面的级联构成的第二延迟电路中的一个电路的输出而接收来自相应的一个锁存元件的输出。本专利技术的另一个方面，用来倍增一参考时钟信号的频率的一组合延迟电路包括有多个级联延迟组，每一组包括有一每一个可实现一单位时间延迟的多个级联延迟部分的延迟电路和一用来将来自该延迟部分的一个部分的输出作为该延迟组的输出的选择器；一相位比较器，用来将该级联延迟电路的一最后级的输出与该参考时钟信号在相位上进行比较以输出一相位差信号；和一控制部分，用来响应于该相位差信号以控制该选择器中的一个用于该延迟电路中的一个延迟电路的选择，该选择器中的一个选择器根据该相位差信号按照一予定的选择的顺序而被指定。根据本专利技术的该组合延迟电路，具有该组合延迟电路的一倍频器能够相对于该参考时钟而对该时钟延迟进行精确的调整。另外，该时钟脉冲的定时被控制而使得该误差基本上分布在该时钟脉冲之中。通过下面结合附图的说明可使本专利技术的上述和其它的目的、特征和优点更为清楚。图1是用于一倍频器的一常规组合延迟电路的方框图；图2是根据本专利技术的第一实施例的一组合延迟电路的方框图；图3是图2所示的时钟缓冲器211的详细电路图；图4是图2所示的各个延迟电路和锁存阵列的详细电路图；和图5是根据本专利技术第二实施例的一组合延迟电路的方框图。现在，参照附图详细说明本专利技术。参见图2，根据本专利技术第一实施例的一组合延迟电路包括具有第一时钟缓冲器211和多个(M)基本延迟线的一第一延迟电路201，其中每一个多个基本延迟线由点划线210所包围，它定义了该组合延迟电路的一单元部分，每个多个基本延迟线与另一个相互级联，每一个多个基本延迟线包括多个(在本实施例中为8)延迟部分230。每一延迟部分产生一单位延迟时间。该组合延迟电路进一步包括一锁存阵列209，它包括有M个锁存部分，每一个都相应于该单元部分210中的一个，并且包括有8个相应于第一延迟电路201的延迟线的延迟部分230的锁存元件231；第二到第八延迟电路202至208，每一个具有一第二时钟缓冲器213、214、…、或219和一单独的延迟部分232，作为相应于该单元部分210中的一个的第一延迟电路201的延迟部分229具有相同的单位延迟时间td；和用来接收该参考信号220的第三时钟缓冲器212。参见图3，该第一时钟缓冲器211包括有一NAND门233，用来在其第一输入端直接接收和在其第二输入端通过多个(在本实施例中为7)被级联的反相器234接收该参考时钟信号220，以产生一具有比该参考时钟信号220要小的多的宽度的一次脉冲，多个(在本实施例中为6)被级联的反相器235用来接收来自该NAND门233的一输出，一反相器236用来接收自被级联的反相器235的一输出以输出一复位信号229，和一对反相器237用来接收来自该被级联的反相器235的一输出以向该第一延迟电路201的第一延迟线输出一被延迟的被反相的一次信号。该复位信号229用来复位在每一时钟周期在第一延迟电路201中的该延迟线。参见图4，图4示出了本文档来自技高网...

【技术保护点】
一种组合延迟电路包括有一具有至少一个基本延迟线的第一延迟电路，该基本延迟线包含有多个被级联的延迟部分，每一延迟部分产生一单元时间延迟；一锁存阵列，具有多个锁存元件，每一锁存元件接收一来自相应的一个所述延迟部分的输出；多个以级联构成相互连接的第二延迟电路，每一第二延迟电路具有一相应于所述延迟线的一延迟元件，用来产生一基本上等于所述单元时间延迟的时间延迟，在每一所述第二延迟电路中的所述延迟元件根据所述级联构成通过响应于来自前面的一个所述第二延迟电路接收来自一相应的所述锁存元件的输出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐伯贵范，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]