【技术实现步骤摘要】
本专利技术涉及电路技术，尤其涉及一种用于数字电路的信号延迟方法、装置及数字电路系统。
技术介绍
数字逻辑设计中，通常使用寄存器或者采用RAM (Random Access Memory，随机存取存储器)实现宽脉冲类型信号的大规模延迟。使用寄存器实现宽脉冲类型信号的延迟通过寄存器D级联实现，每个寄存器D实现一个时钟周期的延迟，实现m个时钟周期的延迟量需要占用m个寄存器资源。信号(signal)经过m个时钟周期延迟后变为延迟信号(delay signal)。该方法存在的问题是延迟量较大时，需要消耗大量的寄存器，不利于降低功耗和成本；并且大量的寄存器级联造成寄存器保持时间不容易满足，对后端的时序不利；当延迟量变化时需要修改代码，且代码行数多，导致可扩展性差。采用RAM实现脉冲类型信号的延迟，通过RAM的读数据和写数据之间的地址差实现。写端口从地址0开始写入数据，当RAM写端口写地址为“delay”时，读端口从地址0开始读出数据，读数据比写数据晚“delay”个时钟周期输出，即实现延迟量为“delay”的延迟。该方法存在的问题是延迟量较大时需要占用大量的RAM资源，造成...
【技术保护点】
【技术特征摘要】
1.一种用于数字电路的信号延迟方法，其特征在于，包括 接收待延迟的信号，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数； 分解出所述待延迟的信号的上升沿和下降沿； 通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿； 将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了 n延迟单位后的信号。2.根据权利要求I所述方法，其特征在于，通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟,包括 将所述n-1个延迟单位与所述待延迟的信号的沿间隔最小值进行比较，所述沿间隔最小值为所述待延迟的信号的所有上升沿间隔与所有下降沿间隔中的间隔最小的值，所述上升沿间隔为所述待延迟的信号中从第一个上升沿开始，相邻的两个上升沿之间的间隔，所述下降沿间隔为所述待延迟的信号中从第一个下降沿开始，相邻的两个下降沿之间的间隔; 当所述n-1个延迟单位小于等于所述待延迟的信号的沿间隔最小值时，所述上升沿和下降沿分别通过一个基本脉冲延迟单元进行延迟； 当所述n-1个延迟单位大于所述待延迟的信号的沿间隔最小值时，所述上升沿和下降沿分别通过m个级联的基本脉冲延迟单元进行延迟，m等于所述n-1个延迟单位除以所述待延迟的信号的沿间隔最小值后，向上取整得到的值； 其中，每个所述基本脉冲延迟单元的延迟量小于等于所述待延迟的信号的沿间隔最小值，各基本脉冲延迟单元分别包含一个计数器。3.根据权利要求2所述方法，其特征在于，所述m个级联的基本脉冲延迟单元中，第一个基本脉冲延迟单元的延迟量等于所述n-1个延迟单位减去m-1个所述待延迟的信号的沿间隔最小值，其余基本脉冲延迟单元的延迟量均等于所述待延迟的信号的沿间隔最小值。4.根据权利要求1-3任一项所述方法，其特征在于，通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，包括 所述计数器在所述上升沿或下降沿的触发下从I开始计数，当计数达到所述计数器的延迟量减I个延迟单位时清零，且输出高电平脉冲信号。5.根据权利要求1-3任一项所述方法，其特征在于，将所述延迟后的上升沿和延迟后的下降沿合成，包括通过时序逻辑将所述延迟后的上升沿和延迟后的下降沿合成。6.一种用于数字电路的信号延迟装置，其特征在于，包括 沿分解单元，用于接收待延迟的信号，并用于分解出所述待延迟的信号的上升沿和下降沿，并...
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