本发明专利技术提供一种用于数字电路的信号延迟方法、装置及数字电路系统，方法包括：接收待延迟的信号，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数；分解出所述待延迟的信号的上升沿和下降沿；通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿；将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了n延迟单位后的信号。采用计数器实现信号的延迟，从而可以用少量的计数器替代寄存器或RAM实现信号的延迟，有效地解决了传统方式通过寄存器、RAM延迟导致的占用资源大的问题。
【技术实现步骤摘要】
本专利技术涉及电路技术，尤其涉及一种用于数字电路的信号延迟方法、装置及数字电路系统。
技术介绍
数字逻辑设计中，通常使用寄存器或者采用RAM (Random Access Memory，随机存取存储器)实现宽脉冲类型信号的大规模延迟。使用寄存器实现宽脉冲类型信号的延迟通过寄存器D级联实现，每个寄存器D实现一个时钟周期的延迟，实现m个时钟周期的延迟量需要占用m个寄存器资源。信号(signal)经过m个时钟周期延迟后变为延迟信号(delay signal)。该方法存在的问题是延迟量较大时，需要消耗大量的寄存器，不利于降低功耗和成本；并且大量的寄存器级联造成寄存器保持时间不容易满足，对后端的时序不利；当延迟量变化时需要修改代码，且代码行数多，导致可扩展性差。采用RAM实现脉冲类型信号的延迟，通过RAM的读数据和写数据之间的地址差实现。写端口从地址0开始写入数据，当RAM写端口写地址为“delay”时，读端口从地址0开始读出数据，读数据比写数据晚“delay”个时钟周期输出，即实现延迟量为“delay”的延迟。该方法存在的问题是延迟量较大时需要占用大量的RAM资源，造成成本和功耗增加；并且大量的RAM资源消耗导致后端布局布线拥塞；当延迟量增大时，需要增加RAM的深度，也增加了 RAM读写控制的设计难度，可扩展性差。
技术实现思路
本专利技术实施例提供一种用于数字电路的信号延迟方法、装置及数字电路系统，用于节约数字电路中用于信号延迟的资源。本专利技术实施例提供一种用于数字电路的信号延迟方法，包括接收待延迟的信号，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数；分解出所述待延迟的信号的上升沿和下降沿；通过计数器对所述上升沿和下降沿分别进行n_l个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿；将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了 n延迟单位后的信号。本专利技术实施例的第一个方面是提供一种用于数字电路的信号延迟装置，包括沿分解单元，用于接收待延迟的信号，并用于分解出所述待延迟的信号的上升沿和下降沿，并将分解出的所述待延迟的信号的上升沿和下降沿发送给延迟单元，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数；延迟单元，用于接收所述沿分解单元发送的所述待延迟的信号的上升沿和下降沿，通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿，并将所述延迟后的上升沿和延迟后的下降沿发送给合成单元；合成单元，用于接收所述延迟单元发送的所述延迟后的上升沿和延迟后的下降沿，将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了 n延迟单位后的信号。本专利技术实施例的另一个方面是提供一种数字电路系统，包括上述用于数字电路的信号延迟装置。本专利技术实施例中提供的信号延迟方法采用计数器实现信号的延迟，从而可以用少量的计数器替代寄存器或RAM实现信号的延迟，有效地解决了传统方式通过寄存器、RAM延 迟导致的占用资源大的问题。附图说明图I为本专利技术实施例提供的用于数字电路的信号延迟方法的流程图；图2为本专利技术实施例用于数字电路的信号延迟方法的实现时序图；图3为本专利技术实施例用于数字电路的信号延迟方法中上升沿间隔与下降沿间隔的不意图；图4为本专利技术实施例提供的一种用于数字电路的信号延迟装置的结构示意图；图5为本专利技术实施例提供的另一种用于数字电路的信号延迟装置的结构示意图；图6为图5所示用于数字电路的信号延迟装置中上升沿延迟单元DLY_B1的结构示意图；图7为图5所示用于数字电路的信号延迟装置中基本脉冲延迟单元信号及参数示意图；图8为图5所示用于数字电路的信号延迟装置中基本脉冲延迟单元DLYA的实现电路图。具体实施例方式图I为本专利技术实施例提供的用于数字电路的信号延迟方法的流程图。如图I所示，数字逻辑延迟方法包括步骤11、接收待延迟的信号，该待延迟的信号的待延迟量为n个延迟单位，其中n为自然数，延迟单位可以是时钟周期；步骤12、分解出该待延迟的信号的上升沿和下降沿；步骤13、通过计数器对该上升沿和下降沿分别进行n_l个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿。步骤14、将该延迟后的上升沿和延迟后的下降沿合成，得到该待延迟的信号延迟了 n延迟单位后的信号。本专利技术实施例用于数字电路的信号延迟方法的实现时序如图2所示，待延迟的信号(signal)被分解出上升沿(pos_edge)和下降沿(neg_edge)后，分别对上升沿(pos_edge)和下降沿(neg_edge)进行了延迟量为delay-1的延迟,得到延迟后的上升沿(delay_pos_edge)和延迟后的下降沿(delay_neg_edge)。将延迟后的上升沿(delay_pos_edge)和延迟后的下降沿(delay_neg_edge)合成，又占用了 I个延迟单位，得到延迟后的信号时，待延迟的信号(signal)已被延迟了 delay。其中，delay的单位为时钟周期。可选地，通过计数器对该上升沿和下降沿分别进行n_l个延迟单位的延迟，包括将该n-1个延迟单位与该待延迟的信号的沿间隔最小值进行比较，该沿间隔最小值为该待延迟的信号的所有上升沿间隔与所有下降沿间隔中的间隔最小的值，如图3所示，该上升沿间隔为该待延迟的信号中从第一个上升沿开始，相邻的两个上升沿之间的间隔，该下降沿间隔为该待延迟的信号中从第一个下降沿开始，相邻的两个下降沿之间的间隔;当该n-1个延迟单位小于等于该待延迟的信号的沿间隔最小值时，该上升沿和下降沿分别通过一个基本脉冲延迟单元进行延迟； 当该n-1个延迟单位大于该待延迟的信号的沿间隔最小值时，该上升沿和下降沿分别通过m个级联的基本脉冲延迟单元进行延迟，m等于该n-1个延迟单位除以该待延迟的信号的沿间隔最小值后，向上取整得到的值，每个基本脉冲延迟单元的延迟量小于等于该待延迟的信号的沿间隔最小值，各基本脉冲延迟单元分别包含一个计数器。可选地，该m个级联的基本脉冲延迟单元中，第一个基本脉冲延迟单元的延迟量等于该n-1个延迟单位减去m-1个该待延迟的信号的沿间隔最小值，其余基本脉冲延迟单元的延迟量均等于该待延迟的信号的沿间隔最小值。可选地，通过计数器对该上升沿和下降沿分别进行n-1个延迟单位的延迟，包括该计数器在该上升沿或下降沿的触发下从I开始计数，当计数达到该计数器的延迟量减I个延迟单位时清零，且输出高电平脉冲信号。可选地，将该延迟后的上升沿和延迟后的下降沿合成，包括通过时序逻辑将该延迟后的上升沿和延迟后的下降沿合成。本专利技术实施例中，信号延迟方法采用计数器实现信号的延迟，从而可以用少量的计数器替代寄存器或RAM实现信号的延迟，有效地解决了传统方式通过寄存器、RAM延迟导致的占用资源大、成本高的问题，降低了功耗。并且，在基本脉冲延迟单元级联延迟的过程中，输入输出端口均为时序逻辑，解决了传统方式时序不易收敛和布局布线拥塞的问题。此夕卜，本专利技术实施例中，信号延迟方法可扩展性好，当延迟量改变时，无需修改代码，只需对参数进行修改，解决了传统方式实现延迟时，延迟量的变化会导致需要较大变更代码的问题。本领域普通技术人员可以理解实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种用于数字电路的信号延迟方法，其特征在于，包括 接收待延迟的信号，所述待延迟的信号的待延迟量为n个延迟单位，其中n为自然数； 分解出所述待延迟的信号的上升沿和下降沿； 通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，得到延迟后的上升沿和延迟后的下降沿； 将所述延迟后的上升沿和延迟后的下降沿合成，得到所述待延迟的信号延迟了 n延迟单位后的信号。2.根据权利要求I所述方法，其特征在于，通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟,包括 将所述n-1个延迟单位与所述待延迟的信号的沿间隔最小值进行比较，所述沿间隔最小值为所述待延迟的信号的所有上升沿间隔与所有下降沿间隔中的间隔最小的值，所述上升沿间隔为所述待延迟的信号中从第一个上升沿开始，相邻的两个上升沿之间的间隔，所述下降沿间隔为所述待延迟的信号中从第一个下降沿开始，相邻的两个下降沿之间的间隔; 当所述n-1个延迟单位小于等于所述待延迟的信号的沿间隔最小值时，所述上升沿和下降沿分别通过一个基本脉冲延迟单元进行延迟； 当所述n-1个延迟单位大于所述待延迟的信号的沿间隔最小值时，所述上升沿和下降沿分别通过m个级联的基本脉冲延迟单元进行延迟，m等于所述n-1个延迟单位除以所述待延迟的信号的沿间隔最小值后，向上取整得到的值； 其中，每个所述基本脉冲延迟单元的延迟量小于等于所述待延迟的信号的沿间隔最小值，各基本脉冲延迟单元分别包含一个计数器。3.根据权利要求2所述方法，其特征在于，所述m个级联的基本脉冲延迟单元中，第一个基本脉冲延迟单元的延迟量等于所述n-1个延迟单位减去m-1个所述待延迟的信号的沿间隔最小值，其余基本脉冲延迟单元的延迟量均等于所述待延迟的信号的沿间隔最小值。4.根据权利要求1-3任一项所述方法，其特征在于，通过计数器对所述上升沿和下降沿分别进行n-1个延迟单位的延迟，包括 所述计数器在所述上升沿或下降沿的触发下从I开始计数，当计数达到所述计数器的延迟量减I个延迟单位时清零，且输出高电平脉冲信号。5.根据权利要求1-3任一项所述方法，其特征在于，将所述延迟后的上升沿和延迟后的下降沿合成，包括通过时序逻辑将所述延迟后的上升沿和延迟后的下降沿合成。6.一种用于数字电路的信号延迟装置，其特征在于，包括 沿分解单元，用于接收待延迟的信号，并用于分解出所述待延迟的信号的上升沿和下降沿，并...
【专利技术属性】
技术研发人员：苏清博，徐建，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：
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