半导体存储设备读取操作的控制电路制造技术

本发明专利技术公开一种用于ＳＥＲＤＥＳ（串行器与解串器，ＳＥＲｉａｌｉｚｅｒ　ａｎｄ　ＤＥＳｅｒｉａｌｌｉｚｅｒ）型半导体存储设备的读取操作的控制电路，其包括第一延迟单元，该第一延迟单元配置成通过接收感测启用信号’ＩＯＳＴＢ’来产生并输出第一延迟信号至第一全域输入／输出线驱动器，以及通过接收该感测启用信号来产生并输出第二延迟信号至第二全域输入／输出线驱动器。该第一延迟单元通过与时钟同步地延迟该感测启用信号来产生第二延迟信号。半导体存储设备也包括第二延迟单元，其配置成响应于第一延迟信号与第二延迟信号而产生管道锁存控制信号。

【技术实现步骤摘要】

本专利技术总体涉及半导M^i殳备,尤其涉及半导M^ti殳备读取l^作 的控制电路。
技术介绍
典型半导M^i殳备利用具有多个输入/输出引脚的单一端口 ，使用 并行输入/输出系统与外部芯片组交换数据.因为并行输入/输出可同时传 ^H午多数据位，所以并行输入/输出具有高速数据处理的优点。不过，并行输入/输出具有一项缺点，就是数据传输距离越远，传输 数据所需的总线数量就会增加，这导致增加产品的单位成本。传统技术内使用SERDES (SERializer and DESeriallizer，串行器 与解串器)，以补充并行输入/输出的缺点。在SERDES内，半导M^i更 备具有两个或更多个端口，每一端口都包括SERDES电路。每一端口将外 部输入的串行信号转换成并行信号并且把它们传输至存储排，也将M储 排输入的并行信号转换成串行信号并把它们输出至外部.根据这些4^作，犯RDES型存储设备可减少所需的总线数量。在SERDES内，每一写入/读取指令执行至少两次写入/读^#作。因 此，在具有四时钟CAS至CAS延迟'tCCD，的犯RDES型半导M^l^i殳备 内，应该在两个时钟内执行一次写入/读取操作.目前来说，此搮作的时间间隔固定不变。因此，针对目标频率为lns， 写入/读取操作执行的一个时间周期应该在2ns内。也就是，用于控制第5一写入/读取操作的列选择信号'YI，以及用于控制第二写入/读取操作的 列选#^信号'YI，应该不会^i5^过2 ns.此外，两个列选^信号'YI，之间的时间间隔为对应于高频IMt的固 定值，并不考虑半导M^&备的操作H.因此，半导M^i殳备总是 用预定最小裕度来操作，图1A和图lB为显示用于传统犯RDES半导^^f^i殳备内指令处理的 程序的电路图。首先，图1A为显示写入^作的电路图.首先，启用由指令译码器(未显示)所生成的写入指令'WT',并将其 供应至列譯，码器101。列译码器101接^址信号'ADD，以及写入指令 'WT，，并且生成与供应至列译码器101的时钟信号'CLK，同步的笫一列 选择信号'YIl，和第二列选择信号'YI2，。第二列选#^信号'YI2，可为 经过预定时间间隔(例如两个时钟信号周期)延迟的信号，并且与笫一列 选择信号'YIl，同步'进一步，数据输入多路复用器'MUX1，、 'MUX2， 103、 105各自接收 列选择信号'YI1'、 'YI2，和数据'DIN，，如此可将翁:据传输至存储排. 根据此配置，输入数据'DIN，在经过根据来自数据输入垫'DQ，的数据 选通信号'DQS，的预定处理之后输入至端口 ，并且并行化。然后，输入 数据'DIN，通过全域输入/输出线'GIO，传输至数据输入多路复用器103、 105。写入驱动器107通过M输入/输出线'LIO/LIOb'将自输入多路复 用器'MUX1，和'MUX2，接收的数据传输至存储排区块，其中该多路复用 器通过全域输入/输出线接收输入数据。例如当针对一个写入指令执行两次写入操作时，具有8位的输入数 据并行成4位与4位，并且依序通过GIO输入至输入多路复用器'MUX1， 和'MUX2，。进一步，数据输入多路复用器'MUX1， 103根据第一列选择 信号'YI1'、通过写入驱动器107将第一 4位数据传输至^输入/输出 线'LI0/LI0b，.此后，数据输入多路复用器'MUX2， 105根据在预定时 间间隔(即两个时钟)之后输出的笫二列选择信号'YI2'，通过写入驱动器 107将第二4位数据传输至;Mi输入/输出线'LI0/LI0b，。如上所述，因为列选#^信号'YIl，和'YI2，都与写AJI作期间的时钟信号同步生成，所以有可能根据数据选通信号在确切时间上将输入的数 据传输至存储排。接下来，图1B为显示读取操作的电路图。随着读取指令'RD，的启用，列译码器201接收地址信号'ADD，和 读取指令'RD，，并且输出列选#^信号'YI，.因此，输入/输出感测放大 器205通过;^fc输入/输出线'LIO/LIOb'接收储存在存储排区块内的数 据'DOUT，，接着放大并锁定该数据.响应于第一延迟单元215的输出信号，通过全域输入/输出线驱动器 (GI0驱动器)207、 209以及多路复用器211，将输入/输出感测放大器 205所放大的数据传输至管道锁存部件213.在此配置中，笫一延迟单元 215 4C^感测启用信号产生器203输出的感测启用信号'IOSTB'延迟预 定时间量，然后输出。更具体地，M从第一延迟单元215输出的第一延迟信号'MA0<1>，， 通过全域输入/输出驱动器把来自输入/输出感测放大器205的输出信号 的一部分(第一数据组)传输至多路复用器211。然后絲从第一延迟单元 215输出的第二延迟信号'MA0<2>，，通过全域输入/输出驱动器把来自输 入/输出感测放大器205的输出信号的剩^p分(笫二数据组)传输至多路 复用器211。根据此配置，第二延迟信号'MA0<2>，为将第一延迟信号 'MA0<1>，延迟预定时间所获得的值。第一数据组被输入至多路复用器211，并且应该在第二数据组输入至 多路复用器211之前储存在管道锁存部件213内.因此，由第二延迟单元 217所生成的第一和笫二管道锁存控制信号'PIN1'、 'PIN2，应该设计成 分别具有与从第一延迟单元215输出的第一和第二延迟信号'MA0<1>，、 'MA0<2>，相同的延迟值.如上所述，笫一^il单元215和第二延迟单元217设计成具有固定延 迟时间，而不管半导体存^ti殳备的搮作速度.不过，笫一延迟单元215 和第二延迟单元217的位置被设计成不同，因此i更置延迟单元215、 217 具有确实相同的延迟值有所困难。结果，发生已经传输至全域输入/输出 线的数据并未在确切时间上传输至管道锁存部件213的问题.此问题在高 频操作中会恶化，并且导致半导M^i殳备故陣。进一步，因为应用至第一延迟单元215和笫二延迟单元217的延 迟时间为将感测启用信号'I0STB，固定预定时间所生成的值，因此第一延迟 单元215和第二延迟单元217根据该固定值来操作，即使在低频操作中操 作裕度足够时也是如此，从而恶化半导M^i殳备的效率。
技术实现思路
在此提供可:tfL据SERDES型半导^^fti殳备内的时钟来执^取操作 的读取操作的控制电路。读取JMt的控制电路通过将数据输出时间间隔变更成与4^据SERDES在本专利技术的一个具体实施例内，半导M^l^i殳备的读取JMt控制电路 (其是SERDES型半导M^lti殳备的读取操作控制电路)包括第一延迟 单元，其配置成通过接收感测启用信号'I0STB，来生成并输出第一延迟 信号至第 一全域输入/输出线驱动器，以及通过接收该感测启用信号来生 成并输出第二延迟信号至第二全域输入/输出线驱动器，其中第一延迟单 元通过与时钟同步地延迟该感测启用信号来生成笫二延迟信号；以及笫二 延迟单元，其配置成响应于第一延迟信号与第二延迟信号而生成管道锁存 控制信号。在本专利技术的其它具体实施例内，半导体存^i殳备的读取IMt控制电路 (其是SERDES型半导^本文档来自技高网...

【技术保护点】
一种用于ＳＥＲＤＥＳ（串行器与解串器）型半导体存储设备的读取操作的控制电路，包括：　第一延迟单元，其配置成根据接收的感测启用信号‘ＩＯＳＴＢ’来产生并输出第一延迟信号至第一全域输入／输出线驱动器，以及根据所述接收的感测启用信号来产生并 输出第二延迟信号至第二全域输入／输出线驱动器，第一延迟单元通过与由第一延迟单元接收的时钟同步地延迟该感测启用信号来产生第二延迟信号；以及　第二延迟单元，其配置成响应于第一延迟信号与第二延迟信号而产生管道锁存控制信号。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：金嶡东，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[]