【技术实现步骤摘要】
本公开涉及存储器，具体而言，涉及一种数据传输电路、电路控制方法和存储器。
技术介绍
1、在存储器中，数据路径(datapath)作为数据端口(dq端口)与存储阵列(array)的桥梁，承载着将数据写入存储阵列以及从存储阵列读出数据的作用。
2、数据路径通常包括多个缓冲电路，一旦数据路径出现问题，无法确定是由于哪个缓冲电路异常而造成的。
3、需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、本公开的目的在于提供一种数据传输电路、电路控制方法和存储器，进而至少在一定程度上克服无法确定异常缓冲电路的问题。
2、根据本公开的第一方面，提供了一种数据传输电路，包括：多个缓冲电路，缓冲电路包括写模块和读模块，各缓冲电路的写模块构成传输数据的写通路，各缓冲电路的读模块构成传输数据的读通路；至少一个控制电路，用于控制与控制电路连接的缓冲电路传输数据或停止传输数据。
3、可选地，控制电路包括：第一控制子电路，连接于与控制电路连接的缓冲电路的写模块，用于接收测试触发信号和写使能控制信号，根据测试触发信号和写使能控制信号生成第一控制信号，并将第一控制信号发送至写模块；第二控制子电路，连接于与控制电路连接的缓冲电路的读模块，用于接收测试触发信号和读使能控制信号，根据测试触发信号和读使能控制信号生成第二控制信号，并将第二控制信号发送至读模块；其中，写模块根据
4、可选地，第一控制子电路包括：第一或非门，第一或非门的第一输入端用于接收测试触发信号，第一或非门的第二输入端用于接收写使能控制信号；第一非门，第一非门的输入端与第一或非门的输出端连接，第一非门的输出端用于输出第一控制信号。
5、可选地，第二控制子电路包括：第二或非门，第二或非门的第一输入端用于接收测试触发信号，第二或非门的第二输入端用于接收读使能控制信号；第二非门，第二非门的输入端与第二或非门的输出端连接，第二非门的输出端用于输出第二控制信号。
6、可选地，控制电路的数量与缓冲电路的数量相同，且控制电路与缓冲电路一一对应连接。
7、可选地，缓冲电路的写模块包括控制端、输入端和输出端；写模块的控制端与第一控制子电路的输出端连接；写模块的输入端与上一级缓冲电路的写模块的输出端连接；写模块的输出端与下一级缓冲电路的写模块的输入端连接；其中，第一级缓冲电路的写模块的输入端用于接收写入的数据，最后一级缓冲电路的写模块的输出端用于输出写入的数据。
8、可选地，写模块包括：第三非门，第三非门的输入端与第一控制子电路的输出端连接；第三或非门，第三或非门的第一输入端与第一控制子电路的输出端连接；第一与非门，第一与非门的第一输入端与第三非门的输出端连接，第三或非门的第二输入端和第一与非门的第二输入端为写模块的输入端；第一pmos晶体管，第一pmos晶体管的栅极与第一与非门的输出端连接，第一pmos晶体管的源极连接电源电压，第一pmos晶体管的漏极为写模块的输出端；第一nmos晶体管，第一nmos晶体管的栅极与第三或非门的输出端连接，第一nmos晶体管的漏极与第一pmos晶体管的漏极连接，第一nmos晶体管的源极接地。
9、可选地，缓冲电路的读模块包括控制端、输入端和输出端；读模块的控制端与第二控制子电路的输出端连接；读模块的输入端与写模块的输出端连接；读模块的输出端与写模块的输入端连接；其中，最后一级缓冲电路的读模块的输入端用于接收读出数据，第一级缓冲电路的读模块的输出端用于输出读出数据。
10、可选地，读模块包括：第四非门，第四非门的输入端与第二控制子电路的输出端连接；第四或非门，第四或非门的第一输入端与第二控制子电路的输出端连接；第二与非门，第二与非门的第一输入端与第四非门的输出端连接，第四或非门的第二输入端和第二与非门的第二输入端为读模块的输入端；第二pmos晶体管，第二pmos晶体管的栅极与第二与非门的输出端连接，第二pmos晶体管的源极连接电源电压，第二pmos晶体管的漏极为读模块的输出端；第二nmos晶体管，第二nmos晶体管的栅极与第四或非门的输出端连接，第二nmos晶体管的漏极与第二pmos晶体管的漏极连接，第二nmos晶体管的源极接地。
11、可选地，缓冲电路还包括：保持模块，用于锁存写入的数据。
12、可选地，保持模块包括第五非门和第六非门；第五非门的输入端和第六非门的输出端均与第一pmos晶体管的漏极连接，第五非门的输出端与第六非门的输入端连接。
13、可选地，第五非门为第一门控非门，第一门控非门的第一控制端与第三或非门的输出端连接，第一门控非门的第二控制端与第一与非门的输出端连接；和/或第六非门为第二门控非门，第二门控非门的第一控制端与第一与非门的输出端连接，第二门控非门的第二控制端与第三或非门的输出端连接。
14、根据本公开的第二方面，提供了一种电路控制方法，应用于数据传输电路，数据传输电路包括多个缓冲电路和至少一个控制电路，缓冲电路包括写模块和读模块，各缓冲电路的写模块构成传输数据的写通路，各缓冲电路的读模块构成传输数据的读通路，控制电路用于控制与控制电路连接的缓冲电路传输数据或停止传输数据；其中，电路控制方法包括：在测试模式下，通过控制电路控制级联的多个缓冲电路中第n个缓冲电路停止传输数据；获取写入前n-1个缓冲电路中的数据与从前n-1个缓冲电路中读取出的数据；将写入前n-1个缓冲电路中的数据与从前n-1个缓冲电路中读取出的数据进行比较；如果写入前n-1个缓冲电路中的数据与从前n-1个缓冲电路中读取出的数据不一致，则确定前n-1个缓冲电路中至少有一个缓冲电路异常。
15、可选地，电路控制方法还包括：在传输模式下，通过控制电路控制与控制电路连接的缓冲电路传输数据。
16、根据本公开的第三方面，提供了一种存储器，该存储器包括上面任一种的数据传输电路。
17、在本公开的一些实施例所提供的技术方案中，在数据传输电路中配置至少一个控制电路，控制与其连接的缓冲电路传输数据或停止传输数据，由此，可以获取该缓冲电路之前的缓冲电路的写入数据和读出数据，再通过比较二者是否一致，可以确定出之前的缓冲电路是否存在异常。在存在多个控制电路的情况下，可以进行多次测试，以定位到具体的异常缓冲电路，以便对该异常缓冲电路或传输数据进行处理，提高数据传输的准确性，进而提升存储器的性能。
18、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
本文档来自技高网...【技术保护点】
1.一种数据传输电路，其特征在于，包括：
2.根据权利要求1所述的数据传输电路，其特征在于，所述控制电路包括：
3.根据权利要求2所述的数据传输电路，其特征在于，所述第一控制子电路包括：
4.根据权利要求2所述的数据传输电路，其特征在于，所述第二控制子电路包括：
5.根据权利要求1所述的数据传输电路，其特征在于，所述控制电路的数量与所述缓冲电路的数量相同，且所述控制电路与所述缓冲电路一一对应连接。
6.根据权利要求2所述的数据传输电路，其特征在于，所述缓冲电路的写模块包括控制端、输入端和输出端；
7.根据权利要求6所述的数据传输电路，其特征在于，所述写模块包括：
8.根据权利要求6所述的数据传输电路，其特征在于，所述缓冲电路的读模块包括控制端、输入端和输出端；
9.根据权利要求8所述的数据传输电路，其特征在于，所述读模块包括：
10.根据权利要求7所述的数据传输电路，其特征在于，所述缓冲电路还包括：
11.根据权利要求10所述的数据传输电路，其特征在于，所述保持
12.根据权利要求11所述的数据传输电路，其特征在于，所述第五非门为第一门控非门，所述第一门控非门的第一控制端与所述第三或非门的输出端连接，所述第一门控非门的第二控制端与所述第一与非门的输出端连接；和/或
13.一种电路控制方法，其特征在于，应用于数据传输电路，所述数据传输电路包括多个缓冲电路和至少一个控制电路，所述缓冲电路包括写模块和读模块，各所述缓冲电路的写模块构成传输数据的写通路，各所述缓冲电路的读模块构成传输数据的读通路，所述控制电路用于控制与所述控制电路连接的所述缓冲电路传输数据或停止传输数据；其中，所述电路控制方法包括：
14.根据权利要求13所述的电路控制方法，其特征在于，所述电路控制方法还包括：
15.一种存储器，其特征在于，包括如权利要求1至13中任一项所述的数据传输电路。
...【技术特征摘要】
1.一种数据传输电路，其特征在于，包括：
2.根据权利要求1所述的数据传输电路，其特征在于，所述控制电路包括：
3.根据权利要求2所述的数据传输电路，其特征在于，所述第一控制子电路包括：
4.根据权利要求2所述的数据传输电路，其特征在于，所述第二控制子电路包括：
5.根据权利要求1所述的数据传输电路，其特征在于，所述控制电路的数量与所述缓冲电路的数量相同，且所述控制电路与所述缓冲电路一一对应连接。
6.根据权利要求2所述的数据传输电路，其特征在于，所述缓冲电路的写模块包括控制端、输入端和输出端；
7.根据权利要求6所述的数据传输电路，其特征在于，所述写模块包括：
8.根据权利要求6所述的数据传输电路，其特征在于，所述缓冲电路的读模块包括控制端、输入端和输出端；
9.根据权利要求8所述的数据传输电路，其特征在于，所述读模块包括：
10.根据权利要求7所述的数据传输电路，...
【专利技术属性】
技术研发人员：王佳，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。