一种用于ＥＳＤ保护电路的ＧＧＮＭＯＳ器件制造技术

本发明专利技术提供一种用于ＥＳＤ保护电路的ＧＧＮＭＯＳ器件，包括：衬底，位于所述衬底上的Ｐ阱区，在所述Ｐ阱区中设有的若干漏极区，在所述Ｐ阱区表面、所述漏极区两侧设有的栅极区，在所述Ｐ阱区、所述栅极区的另一侧设有的源极区，在所述源极区之间设有的Ｐ型掺杂区，在所述源极区下方、紧挨所述源极区处设有的Ｎ阱区。所述用于ＥＳＤ保护电路的ＧＧＮＭＯＳ器件既能解决非一致触发问题，又能解决泄漏通道中电阻降低、触发电压升高，静电电流不易泄漏的问题。

【技术实现步骤摘要】

本专利技术涉及ESD保护电路，尤其涉及一种用于ESD保护电路的GGNMOS器件。
技术介绍
在集成电路IC芯片制造和最终应用系统中，随着超大规模集成电路工艺技术的 不断提高，目前CMOS集成电路已经进入了超深亚微米阶段，MOS器件的尺寸不断缩小，栅氧 化层厚度越来越薄，其栅耐压能力显著下降，静电放电(Electrostatic Discharge,ESD)对 集成电路的危害变得越来越显著。据统计，集成电路失效的产品中有35%是由于ESD问题 所引起的。因此，对集成电路进行ESD保护设计也变得尤为重要。ESD保护电路是为芯片电路提供静电电流的放电路径，以避免静电将内部电路击 穿。由于静电一般来自外界，例如人体、机器等，因此ESD保护电路通常在芯片的压焊盘 (PAD)的周围。输出压焊盘一般与驱动电路相连，即与大尺寸的PMOS和NMOS管的漏极区相 连，因此这类器件本身可以用于ESD保护放电，一般情况下为了保险，输出端也加ESD保护 电路；而输入压焊盘一般连接到MOS管的栅极区上，因此在芯片的输入端，必须加ESD保护 电路。另外，在芯片的电源(Udd)和地(Uss)端口上也要加ESD保本文档来自技高网...

【技术保护点】
一种用于ＥＳＤ保护的ＧＧＮＭＯＳ器件，其特征在于，包括：衬底，位于所述衬底上的Ｐ阱区，在所述Ｐ阱区中设有的若干漏极区，在所述Ｐ阱区表面、所述漏极区的两侧设有的栅极区，在所述Ｐ阱区中、所述栅极区的另一侧设有的源极区，在所述源极区之间设有的Ｐ型掺杂区，在所述源极区的下方、紧挨所述源极区设有的Ｎ阱区。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]