预充电逻辑数字时钟占空比校准电路制造技术

本发明专利技术公布了一种预充电逻辑数字时钟占空比校准电路，包括输入缓冲级ＢＵＦ、周期延迟线ＨＣＤＬ、匹配延迟线ＭＤＬ、ＲＳ触发器和电源控制模块ＰＭ。本发明专利技术占空比校准电路具有快速建立（１．５个时钟周期）、相对稳定、占空比校正误差无累计效应；相对于一些基于数字检测和调整方式的占空比校准电路，本发明专利技术采用一种差分预充电逻辑来构造基本延迟单元，使其具有更小的延迟时间，从而显著提高电路的工作频率上限和校准精度。本发明专利技术使用了全新结构的ＲＳ触发器，实现了对从置位端到输出端、以及从复位端到输出端路径延时的更精确的匹配，以及在各个工艺角条件下保持一致的特性。

【技术实现步骤摘要】

本专利技术主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存 储器、流水线型处理器等)对系统时钟的占空比进行校正，属于占空比校准电路设计的技 术领域。
技术介绍
伴随着集成电路工艺的进步，现代数字系统的工作主频不断提高，并已开始广泛 采用诸如双数据速率(DDR)、流水线等技术来获取更大的数据吞吐率。因此，数字系统对工 作时钟的信号质量也提出了更高的要求。一个优质的时钟信号应当具有快速建立、低抖动、 低偏斜的特性，并具有50%的占空比以确保满足数据信号在传输过程中建立与保持的相关 时序限制要求，保证系统的工作稳定。相对于模拟系统而言，在多数数字系统的实际应用场合中，在保证时钟信号的采 样边沿对准有效数据窗口的前提下，数字系统对时钟边沿的抖动没有非常苛刻的要求，而 是希望时钟信号能够快速建立，具有接近50%的占空比，并与原始输入时钟信号具有可预 知的固定延时。目前的占空比校准方式大体可以分为模拟方式和数字方式。模拟方式一般而言可 以获得更高的占空比校正精度、工作在更高的频率、并获得更小的边沿抖动，但是模拟方式 也存在着建立时间长，系统稳定性设计困难，以及受工艺-电压-温度(P. V. T.)变化影响 明显的缺点。相比之下，纯数字方式的占空比校准方案虽然校准精度存在离散性，但是可以 做到快速建立、绝对稳定，以及抗PVT偏差的优良特性。同时考虑到一般数字系统工作频率 的范围(例如300MHz 1. 5GHz)、对时钟的小幅边沿抖动不敏感，以及从便于与数字系统本 身集成的角度出发，在数字系统中，更适合采用数字方式来实现时钟占空比的校准工作。
技术实现思路
技术问题本专利技术旨在给出一种能够解决上述背景中提到的技术问题的数字时钟 占空比校准电路，解决在数字系统中时钟的占空比校准问题。该电路使用纯数字_开环方 式完成对输入时钟的占空比检测及占空比校准操作。技术方案本专利技术的目的在于，针对现有的数字方式占空比校准电路存在的不足， 提出一种在指定工艺下能在更宽的频率、占空比范围内进行占空比校准的电路结构。除此 之外，所提出的方案对工艺失配等现象也具有较好的抑制力。本专利技术预充电逻辑数字时钟占空比校准电路，包括输入缓冲级BUF、周期延迟线 HCDL、匹配延迟线MDL、RS触发器和电源控制模块PM，其中输入缓冲级BUF的左信号输入端 接待校准的原始输入时钟信号；输入缓冲级BUF的第一、第二信号输出端的输出信号分别 为差分形式的时钟信号、第三信号输出端的输出信号为缓冲后的时钟信号；差分形式的时 钟信号和缓冲后的时钟信号同时连接至半周期延迟线HCDL和匹配延迟线MDL的对应输入 端；半周期延迟线HCDL的输出信号即差分形式的半周期延迟时钟信号以及匹配延迟线的输出信号即差分形式的匹配延时时钟信号分别接RS触发器的差分形式的复位输入端和差 分形式的置位输入端；RS触发器的差分输出端处信号即为校准后的具有50%占空比校准 时钟信号，RS触发器的同相输出端Q+信号即为校准时钟信号CK0 ；电源控制模块PM与半周 期延迟线HCDL相连。优选地，所述的输入缓冲级BUF由单稳态脉冲产生电路PG依次串接单端转差分电 路STD、基本延迟单元SFDLY和多级反相缓冲器INV组成。优选地，所述的半周期延迟线HCDL由n级半周期延迟线单元HCDLU依次串联而 成第一级半周期延迟线单元HCDLU的第一信号输入端即DLI+接输入缓冲级BUF 的第一信号输出端输出的时钟信号，第一级半周期延迟线单元HCDLU的第二信号输入端 即DLI-接输入缓冲级BUF的第二信号输出端的输出时钟信号，第一级半周期延迟线单 元H⑶LU的第三信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延迟线单 元HCDLU的第四信号输入端即QPI+接第二半周期延迟线单元HCDLU的第一信号输出端 QP0+;第一级半周期延迟线单元HCDLU的第五信号输入端即QPI-接第二半周期延迟线单元 HCDLU(201)的第二信号输出端QP0-;第一级半周期延迟线单元HCDLU的第六信号输入端 即HDLI+接第二半周期延迟线单元HCDLU的第三信号输出端HDL0+ ；第一级半周期延迟线 单元HCDLU的第七信号输入端即HDLI-接第二半周期延迟线单元HCDLU的第四信号输出端 HDL0-,第一级半周期延迟线单元HCDLU的第一信号输出端QP0+和第二信号输出端QP0-悬 空，第一级半周期延迟线单元HCDLU的第三信号输出端HDL0+即半周期延迟线HCDL输出 端的输出信号，第一级半周期延迟线单元HCDLU的第四信号输出端HDL0-即半周期延迟线 HCDL输出端的输出信号；从第二级半周期延迟线单元HCDLU开始至倒数第二级半周期延迟线单元HCDLU 中，后级半周期延迟线单元HCDLU的第一信号输入端即DLI+接前级半周期延迟线单元 HCDLU的第五信号输出端DL0+，后级半周期延迟线单元HCDLU的第二信号输入端即DLI-接 前级半周期延迟线单元HCDLU的第六信号输出端DL0-，后级半周期延迟线单元HCDLU的第 一信号输出端即QP0+接前级半周期延迟线单元HCDLU的第四信号输入端QPI+，后级半周期 延迟线单元HCDLU的第二信号输出端即QP0-接前级半周期延迟线单元HCDLU的第五信号 输入端QPI-，后级半周期延迟线单元HCDLU的第三信号输出端HDL0+接前级半周期延迟线 单元HCDLU的第六信号输入端即HDLI+ ；后级半周期延迟线单元HCDLU的第四信号输出端 HDL0-接前级半周期延迟线单元HCDLU的第七信号输入端即HDLI-；后级半周期延迟线单元 HCDLU的第三信号输入端ENI接前级半周期延迟线单元HCDLU的第七信号输出端即EN0 ；第n级半周期延迟线单元HCDLU的第一信号输入端DLI+、第二信号输入端DLI-、 第一信号输出端QP0+、第二信号输出端QP0-、第三信号输出端HDL0+、第四信号输出端 HDL0-、第三信号输入端ENI端接法同中间级，第五信号输出端DL0+、第六信号输出端DL0-、 第七信号输出端EN0端悬空，第四信号输入端QPI+、第七信号输入端HDLI-接高电平，第五 信号输入端QPI-、第六信号输入端HDLI+接低电平；所有半周期延迟线单元HCDLU的第八信号输入端即时钟信号输入端接半周期延 迟线HCDL输入端的输入时钟信号；所有半周期延迟线单元HCDLU的第九信号输入端即全局 使能端输入端接电源控制模块PM，其中n为大于5的自然数。优选地，所述的匹配延迟线采用5级半周期延迟线单元HCDLU依次串联而成，第一 级半周期延迟线单元HCDLU的第一信号输入端即DLI+接输入缓冲级BUF的第一信号输出 端输出的时钟信号，第一级半周期延迟线单元HCDLU的第二信号输入端即DLI-接输入缓冲 级BUF的第二信号输出端输出端的输出时钟信号，第一级半周期延迟线单元HCDLU的第三 信号输入端即延迟线使能输入端ENI接低电平，第一级半周期延迟线单元HCDLU的第四信 号输入端即QPI+接第二半周期延迟线单元HCDLU的第一信号输出端QPO+ ；第一级半周期 延迟线单元HCDLU的第五信号输入端即QPI-接第二半周期延迟线单元HCDLU的第二信号 输出端本文档来自技高网...

【技术保护点】
一种预充电逻辑数字时钟占空比校准电路，其特征在于该电路包括输入缓冲级ＢＵＦ（１０）、周期延迟线ＨＣＤＬ（２０）、匹配延迟线ＭＤＬ（３０）、ＲＳ触发器（４０）和电源控制模块ＰＭ（５０），其中输入缓冲级ＢＵＦ（１０）的左信号输入端接待校准的原始输入时钟信号（ＣＫＩ）；输入缓冲级ＢＵＦ（１０）的第一、第二信号输出端的输出信号分别为差分形式的时钟信号（ＣＫ＋与ＣＫ－）、第三信号输出端的输出信号为缓冲后的时钟信号（ＣＫＢ）；差分形式的时钟信号（ＣＫ＋与ＣＫ－）和缓冲后的时钟信号（ＣＫＢ）同时连接至半周期延迟线ＨＣＤＬ（２０）和匹配延迟线ＭＤＬ（３０）的对应输入端；半周期延迟线ＨＣＤＬ（２０）的输出信号即差分形式的半周期延迟时钟信号（ＣＫＤ＋与ＣＫＤ－）以及匹配延迟线（３０）的输出信号即差分形式的匹配延时时钟信号（ＣＫＭ＋与ＣＫＭ－）分别接ＲＳ触发器（４０）的差分形式的复位输入端（Ｒ＋与Ｒ－）和差分形式的置位输入端（Ｓ＋与Ｓ－）；ＲＳ触发器（４０）的差分输出端（Ｑ＋与Ｑ－）处信号即为校准后的具有５０％占空比校准时钟信号，ＲＳ触发器（４０）的同相输出端Ｑ＋信号即为校准时钟信号ＣＫＯ；电源控制模块ＰＭ（５０）与半周期延迟线ＨＣＤＬ（２０）相连。...

【技术特征摘要】

【专利技术属性】
技术研发人员：吴建辉，顾俊辉，顾丹红，张萌，沈海峰，刘鹏飞，马潇，赵炜，
申请(专利权)人：东南大学，
类型：发明
国别省市：32[中国|江苏]