栅极电极的半导体元件制造技术

本公开提供一种半导体元件。该半导体元件包括一基底、一第一栅极电极以及一第二栅极电极。该第一栅极电极设置在该基底上。该第一栅极电极具有为一第一导电类型的一第一掺杂物。该第二栅极电极设置在该基底上。该第二栅极电极具有为一第二导电类型的一第二掺杂物，而该第二导电类型不同于该第一导电类型。第二导电类型不同于该第一导电类型。第二导电类型不同于该第一导电类型。

【技术实现步骤摘要】
栅极电极的半导体元件


[0001]本申请案主张美国第17/844,971及17/845,776号专利申请案的优先权(即优先权日为“2022年6月21日”)，其内容以全文引用的方式并入本文中。
[0002]本公开关于一种半导体元件。特别是有关于一种具有为不同导电类型掺杂物的栅极电极的半导体元件。

技术介绍

[0003]随着电子产业的快速发展，集成电路(ICs)的发展已经达到高效能以及小型化。在IC材料以及设计的技术进步产生了数个世代的ICs，而其每一世代均具有比上一世代更小、更复杂的电路。
[0004]动态随机存取存储器(DRAM)将数据的每一位元存储在一集成电路内的一单独电容器中。通常，一DRAM以每一个单元的一个电容器以及一个晶体管而排列成一正方形阵列。一种垂直晶体管已经针对4F
2 DRAM单元进行开发，其中F代表微影最小特征宽度或临界尺寸(CD)。RAM可广泛地应用于多种元件，例如一次性可编程(OTP)元件。
[0005]上文的“先前技术”说明仅提供
技术介绍
，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现思路

[0006]本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、一第一栅极电极以及一第二栅极电极。该第一栅极电极设置在该基底上。该第一栅极电极掺杂有为一第一导电类型的一第一掺杂物。该第二栅极电极，设置在该基底上。该第二栅极电极掺杂有为一第二导电类型的一第二掺杂物，该第二导电类型不同于该第一导电类型。
[0007]本公开的另一实施例提供一种半导体元件。该半导体元件包括一基底、多个第一栅极电极以及多个第二栅极电极。该多个第一栅极电极以及该多个第二栅极电极呈一阵列配置而且其中至少一个设置在该基底上。中该等第一栅极电极掺杂有为一第一导电类型的多个第一掺杂物。该等第二栅极电极掺杂有为一第二导电类型的多个第二掺杂物，该第二导电类型不同于该第一导电类型。
[0008]本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括提供一基底；形成多个栅极电极在该基底上；掺杂具有为一第一导电类型的一第一掺杂物的该多个栅极电极的一第一部分；以及掺杂具有为一第二导电类型的一第二掺杂物的该多个栅极电极的一第二部分，且该第二导电类型不同于该第一导电类型。
[0009]本公开的该等实施例提供一种半导体元件，该半导体元件具有为不同导电类型的掺杂物的栅极电极，借此改良一晶体管的临界电压。因此，当包括具有不同导电类型的掺杂物的栅极电极的晶体管导通时，可测量不同的电流，以确定一较低的逻辑值“0”以及一较高的逻辑值“1”。结果，本公开的半导体元件可经配置以产生用于识别的一编码。
[0010]上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属
中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
[0011]借由参考详细描述以及权利要求而可以获得对本公开一更完整的理解。本公开还应理解为与图式的元件编号相关联，而图式的元件编号在整个描述中代表类似的元件。
[0012]图1A是顶视示意图，例示本公开一些实施例的半导体元件的布局。
[0013]图1B是剖视示意图，例示本公开一些实施例如图1A所示的半导体元件沿剖线A
‑
A
’
的剖面。
[0014]图2A是剖视示意图，例示本公开一些实施例的半导体元件的栅极结构。
[0015]图2B是剖视示意图，例示本公开一些实施例的半导体元件的栅极结构。
[0016]图3是顶视示意图，例示本公开一些实施例的半导体元件。
[0017]图4是示意图，例示本公开一些实施例对应如图3所示的半导体元件的逻辑信息。
[0018]图5是流程示意图，例示本公开一些实施例的半导体元件的制备方法。
[0019]图6A、图7A、图8A、图9A、图10A、图11A、图12A及图13A是示意图，例示本公开一些实施例的半导体元件的制备方法的一例子的一或多个阶段。
[0020]图6B、图7B、图8B、图9B、图10B、图11B、图12B及图13B是剖视示意图，例示分别沿着图6A、图7A、图8A、图9A、图10A、图11A、图12A及图13A的剖线B
‑
B
’
的剖面。
[0021]其中，附图标记说明如下：
[0022]100：半导体元件
[0023]102：基底
[0024]110
‑
1：晶体管
[0025]110
‑
2：晶体管
[0026]111：主动区
[0027]112：主动区
[0028]113：主动区
[0029]114：主动区
[0030]121：栅极结构
[0031]122：栅极结构
[0032]141：通道区
[0033]142：通道区
[0034]150：介电层
[0035]161：导电接触点
[0036]162：导电接触点
[0037]163：导电接触点
[0038]171：导电接触点
[0039]172：导电接触点
[0040]181：掺杂物
[0041]200：半导体元件
[0042]202：基底
[0043]210
‑
1：栅极电极
[0044]210
‑
2：栅极电极
[0045]220：阵列
[0046]221：列
[0047]222：列
[0048]223：列
[0049]224：列
[0050]250：介电层
[0051]250o1：开口
[0052]250o2：开口
[0053]250o3：开口
[0054]250o4：开口
[0055]250o5：开口
[0056]261：导电接触点
[0057]262：导电接触点
[0058]263：导电接触点
[0059]271：导电接触点
[0060]272：导电接触点
[0061]300：逻辑信息
[0062]321：位元串
[0063]322：位元串
[0064]323：位元串
[0065]324：位元串
[0066]400：制备方法
[0067]402：步骤
[0068]404：步骤
[0069]406：步骤
[007本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：一基底；一第一栅极电极，设置在该基底上，其中该第一栅极电极掺杂有为一第一导电类型的一第一掺杂物；以及一第二栅极电极，设置在该基底上，其中该第二栅极电极掺杂有为一第二导电类型的一第二掺杂物，该第二导电类型不同于该第一导电类型。2.如权利要求1所述的半导体元件，其中该第一栅极电极包括一电荷捕捉材料。3.如权利要求1所述的半导体元件，还包括：一第一掺杂区、一第二掺杂区以及一第三掺杂区，其中至少一个设置在该基底中；其中该第一掺杂区、该第一栅极电极、该第二掺杂区、该第二栅极电极以及该第三掺杂区沿着一第一方向而依序配置；其中该第一掺杂区、该第一栅极电极以及该第二掺杂区一起界定一第一晶体管；其中该第二掺杂区、该第二栅极电极以及该第三掺杂区一起界定一第二晶体管。4.如权利要求3所述的半导体元件，其中在一顶视图中，该第一掺杂区的一第一面积小于该第二掺杂区的一第二面积，该第二掺杂区接地，以及该第二掺杂区当用该第一晶体管与该第二晶体管的一共用源极或一共用漏极。5.如权利要求4所述的半导体元件，其中该第一晶体管具有一第一临界电压，且该第二晶体管具有一第二临界电压，该第二临界电压不同于该第一临界电压。6.如权利要求5所述的半导体元件，其中该第一晶体管在该基底中具有一第一通道区，该第一通道区并未掺杂该第一掺杂物或该第二掺杂物。7.如权利要求5所述的半导体元件，其中该第一晶体管在该基底中具有一第一通道区，该第二晶体管在该基底中具有一第二通道区，第一掺杂物与该第二掺杂物的其中至少一个并未掺杂在该第一通道区与该第二掺杂区两者中。8.如权利要求1所述的半导体元件，还包括：一第三栅极电极，设置在该基底上，其中该第三栅极电极具有该第二导电类型，该第一栅极电极与该第二栅极电极沿一第一方向对准，且该第一栅极电极沿一第二方向与该第三栅极电极对准，而该第二方向不同于该第一方向。9.如权利要求8所述的半导体元件，还包括：一第四栅极电极，设置在该基底上，其中该第四栅极电极具有该第一导电类型，该第四栅极电极沿该第一方向而与该第三栅极电极对准，且该第四栅极电极沿该第二方向而与该第二栅极电极对准。10.如权利要求8所述的半导体元件，还包括：一第四栅极电极，设置在该基底上，其中该第四栅极电极具有该第二导电类型，该第四栅极电极沿该第一方向而与该第三栅极电极对准，且该第四栅极电极沿该第二方向而与该第二栅极电极对准。11.如权利...

【专利技术属性】
技术研发人员：丘世仰，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：