集成电路器件制造技术

一种集成电路(IC)器件包括：鳍型有源区；沟道区，在鳍型有源区上；栅极线，在鳍型有源区上围绕沟道区；源极/漏极区，在鳍型有源区上与栅极线相邻并具有面对沟道区的侧壁，其中源极/漏极区包括第一缓冲层、第二缓冲层和主体层，第一缓冲层、第二缓冲层和主体层在远离鳍型有源区的方向上依次堆叠，每个包括掺有p型掺杂剂的Si1‑

【技术实现步骤摘要】
集成电路器件


[0001]本公开涉及集成电路(IC)器件，更具体地，涉及包括鳍型场效应晶体管(FinFET)的IC器件。

技术介绍

[0002]近年来，随着IC器件的按比例缩小已经快速发展，已经变得需要在IC器件中不仅确保高操作速度而且确保高操作精度。此外，随着IC器件的集成密度已经提高并且IC器件的尺寸已经减小，已经变得需要开发能够提高具有鳍型有源区的场效应晶体管(FET)的性能和可靠性的新结构。

技术实现思路

[0003]本公开的主题提供一种集成电路(IC)器件，其具有能够提高具有鳍型有源区的场效应晶体管(FET)的性能并提高包括该FET的IC器件的可靠性的结构。
[0004]根据本公开的主题的一方面，提供一种IC器件，该IC器件包括：鳍型有源区，在基板上沿着第一横向方向延伸；在鳍型有源区上的沟道区；栅极线，在鳍型有源区上围绕沟道区，栅极线沿着第二横向方向延伸，其中第二横向方向与述第一横向方向相交；以及源极/漏极区，在鳍型有源区上与栅极线相邻，源极/漏极区具有面对沟道区的侧壁，其中源极/漏极区包括在远离鳍型有源区的方向上依次堆叠的第一缓冲层、第二缓冲层和主体层，第一缓冲层、第二缓冲层和主体层每个包括掺有p型掺杂剂的Si1‑
x
Ge
x
层(这里，x大于0)并具有彼此不同的锗(Ge)浓度，第二缓冲层在第一缓冲层和主体层之间以共形地覆盖第一缓冲层的面对主体层的表面，第二缓冲层包括面对沟道区的侧缓冲部分和面对鳍型有源区的底缓冲部分，侧缓冲部分的厚度与底缓冲部分的厚度的比率在约0.9至约1.1的范围内。
[0005]根据本公开的主题的另一方面，提供一种IC器件，该IC器件包括：鳍型有源区，在基板上沿着第一横向方向延伸；纳米片堆叠，包括多个纳米片，所述多个纳米片以不同的垂直距离与鳍型有源区的鳍顶表面间隔开并在垂直方向上面对鳍型有源区的鳍顶表面；栅极线，在鳍型有源区上围绕所述多个纳米片，栅极线沿着垂直于第一横向方向的第二横向方向延伸；以及一对源极/漏极区，在鳍型有源区上在栅极线的两侧，所述一对源极/漏极区中的每个与所述多个纳米片接触，其中所述一对源极/漏极区中的每个包括在远离鳍型有源区的方向上依次堆叠的第一缓冲层、第二缓冲层和主体层，其中第一缓冲层、第二缓冲层和主体层每个包括掺有p型掺杂剂的Si1‑
x
Ge
x
层(这里，x大于0)并具有彼此不同的锗(Ge)浓度，第二缓冲层在第一缓冲层和主体层之间以共形地覆盖第一缓冲层的面对主体层的表面，第二缓冲层包括面对沟道区的侧缓冲部分和面对鳍型有源区的底缓冲部分，侧缓冲部分的厚度与底缓冲部分的厚度的比率在约0.9至约1.1的范围内。
[0006]根据本公开的主题的另一方面，提供一种IC器件，该IC器件包括：鳍型有源区，在基板上沿着第一横向方向延伸；纳米片堆叠，包括多个纳米片，所述多个纳米片以不同的垂直距离与鳍型有源区的鳍顶表面间隔开并在垂直方向上面对鳍型有源区的鳍顶表面；栅极
线，在鳍型有源区上围绕所述多个纳米片，栅极线沿着第二横向方向延伸，其中第二横向方向垂直于第一横向方向；源极/漏极区，在鳍型有源区上在栅极线的一侧，源极/漏极区与所述多个纳米片接触，其中源极/漏极区包括在远离鳍型有源区的方向上依次堆叠的第一缓冲层、第二缓冲层和主体层，其中第一缓冲层、第二缓冲层和主体层每个包括掺有硼(B)的Si1‑
x
Ge
x
层(这里，x大于0)并具有在沿垂直方向远离鳍型有源区的方向上逐渐增大的Ge浓度和逐渐增大的硼的浓度，第二缓冲层在第一缓冲层和主体层之间以共形地覆盖第一缓冲层的面对主体层的表面，第二缓冲层包括面对所述多个纳米片的侧缓冲部分和面对鳍型有源区的底缓冲部分，侧缓冲部分的厚度与底缓冲部分的厚度的比率在约0.9至约1.1的范围内。
[0007]这里公开的不同方面的实现方式可以具有以下优点中的一个或更多个。例如，在一些实现方式中，可以形成源极/漏极区使得缓冲层在高浓度和低浓度的Ge、B或Ge和B两者的层之间，这可以降低源极/漏极区的电阻。缓冲层可以具有共形的轮廓，这可以允许具有低浓度的Ge、B或Ge和B两者的层的均匀覆盖性。
[0008]在一些实现方式中，Ge的浓度可以从第一SiGe层增大到缓冲层，然后增大到第二SiGe层。第二SiGe层可以形成在源极/漏极区的上部中，这可以抑制B的局部偏析。在一些实现方式中，与没有缓冲层的实现方式相比，缓冲层的共形轮廓可以减少层的外延生长中的生长缺陷。在一些实现方式中，源极/漏极区的被减小的电阻可以提高集成电路器件的电性能。
附图说明
[0009]从以下结合附图的详细描述，本公开的主题的实施方式将被更清楚地理解，附图中：
[0010]图1是集成电路(IC)器件的一示例的一些部件的平面布局图；
[0011]图2A是沿着图1的线X1
‑
X1'截取的剖视图；
[0012]图2B是沿着图1的线Y1
‑
Y1'截取的剖视图；
[0013]图2C是在一垂直水平处沿着图2A的线LN3
‑
LN3'截取的一些部件的放大平面图；
[0014]图2D是图2A的局部区域“EX1”的放大剖视图；
[0015]图3是IC器件的一示例的剖视图；
[0016]图4是IC器件的一示例的剖视图；
[0017]图5是IC器件的一示例的剖视图；
[0018]图6是IC器件的一示例的剖视图；
[0019]图7是IC器件的一示例的平面布局图；
[0020]图8是IC器件的一示例的框图；
[0021]图9是IC器件的一示例的布局图；
[0022]图10A是沿着图9的线X51
‑
X51'截取的剖视图；
[0023]图10B是沿着图9的线Y51
‑
Y51'截取的剖视图；
[0024]图10C是沿着图9的线Y52
‑
Y52'截取的剖视图；
[0025]图11是IC器件的一示例的剖视图；以及
[0026]图12A至图12L是制造IC器件的方法的一示例的工艺顺序的剖视图。
具体实施方式
[0027]在下文，将参照附图详细描述示例。在附图中相同的附图标记用于表示相同的元件，并且省略对其的重复描述。
[0028]图1是集成电路(IC)器件100的一示例的一些部件的平面布局图。图2A是沿着图1的线X1
‑
X1'截取的剖视图。图2B是沿着图1的线Y1
‑
Y1'截取的剖视图。图2C是在一垂直水平处沿着图2A的线LN3
‑
LN3'截取的一些部件的放大平面图。图2D是图2A的局部区域“EX1”的放大剖视图。现在将参照图1和图2A至图2D描述包括具有栅极全环绕结构的场效应晶体管(FET)的IC器件100，该栅极全环绕结构包括纳米线或纳米片型的有源区和围绕有源区的栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，包括：鳍型有源区，在基板上沿着第一横向方向延伸；沟道区，在所述鳍型有源区上；栅极线，在所述鳍型有源区上围绕所述沟道区，所述栅极线沿着第二横向方向延伸，其中所述第二横向方向与所述第一横向方向相交；以及源极区和漏极区中的至少一个，在所述鳍型有源区上与所述栅极线相邻，所述源极区和所述漏极区中的所述至少一个具有面对所述沟道区的侧壁，其中所述源极区和所述漏极区中的所述至少一个包括在垂直方向上远离所述鳍型有源区依次堆叠的第一缓冲层、第二缓冲层和主体层，其中所述第一缓冲层、所述第二缓冲层和所述主体层中的每个包括掺有p型掺杂剂的Si1‑
x
Ge
x
层并且所述第一缓冲层、所述第二缓冲层和所述主体层具有彼此不同的锗(Ge)浓度，其中x大于0，所述第二缓冲层在所述第一缓冲层和所述主体层之间以共形地覆盖所述第一缓冲层的面对所述主体层的表面，以及所述第二缓冲层包括面对所述沟道区的侧缓冲部分和面对所述鳍型有源区的底缓冲部分，所述侧缓冲部分的厚度与所述底缓冲部分的厚度的比率在0.9至1.1的范围内。2.如权利要求1所述的集成电路器件，其中所述第二缓冲层的Ge浓度高于所述第一缓冲层的Ge浓度并低于所述主体层的Ge浓度。3.如权利要求1所述的集成电路器件，其中所述p型掺杂剂包括硼(B)，以及所述第二缓冲层中的硼的浓度高于所述第一缓冲层中的硼的浓度并低于所述主体层中的硼的浓度。4.如权利要求1所述的集成电路器件，其中所述第二缓冲层包括与所述鳍型有源区接触的顶缓冲部分，所述顶缓冲部分具有比所述底缓冲部分和所述侧缓冲部分中的每个小的厚度，以及所述顶缓冲部分包括其厚度朝向所述鳍型有源区逐渐减小的部分。5.如权利要求1所述的集成电路器件，其中所述第二缓冲层与所述鳍型有源区接触，以及与到所述鳍型有源区的最下表面相比，所述鳍型有源区的与所述第二缓冲层接触的部分更靠近所述鳍型有源区的最上表面。6.如权利要求1所述的集成电路器件，其中，从所述源极区和所述漏极区中的所述至少一个的最下表面起在所述垂直方向上，所述第一缓冲层具有第一厚度，所述第二缓冲层具有第二厚度，其中所述第二厚度小于所述第一厚度。7.如权利要求1所述的集成电路器件，其中，从所述源极区和所述漏极区中的所述至少一个的最下表面起在所述垂直方向上，所述第一缓冲层具有第一厚度，所述第二缓冲层具有第二厚度，其中所述第二厚度大于所述第一厚度。8.如权利要求1所述的集成电路器件，其中所述源极区和所述漏极区中的所述至少一个还包括通过所述主体层与所述第二缓冲层间隔开的盖层，所述盖层包括未掺杂的硅(Si)层、掺有p型掺杂剂的Si层、或具有比所述主体层低的Ge浓度的SiGe层。9.如权利要求1所述的集成电路器件，其中所述沟道区包括纳米片堆叠，该纳米片堆叠包括多个纳米片，所述多个纳米片以不同的垂直距离与所述鳍型有源区的鳍顶表面间隔开
并在所述垂直方向上面对所述鳍型有源区的所述鳍顶表面，以及在所述源极区和所述漏极区中的所述至少一个中，所述第一缓冲层和所述第二缓冲层中的每个包括在所述第一横向方向上分别面对所述多个纳米片的部分。10.如权利要求1所述的集成电路器件，其中所述沟道区包括纳米片堆叠，该纳米片堆叠包括多个纳米片，所述多个纳米片以不同的垂直距离与所述鳍型有源区的鳍顶表面间隔开并在所述垂直方向上面对所述鳍型有源区的所述鳍顶表面，以及在所述源极区和所述漏极区中的所述至少一个中，所述第一缓冲层与所述多个纳米片中的每个接触，所述第二缓冲层仅与所述多个纳米片当中的离所述基板最远的最上纳米片接触。11.如权利要求1所述的集成电路器件，其中所述沟道区包括纳米片堆叠，该纳米片堆叠包括多个纳米片，所述多个纳米片以不同的垂直距离与所述鳍型有源区的鳍顶表面间隔开并在所述垂直方向上面对所述鳍型有源区的所述鳍顶表面，以及所述多个纳米片当中的离所述基板最远的最上纳米片包括与所述第二缓冲层接触的接触部分，在所述最上纳米片的所述接触部分和所述最上纳米片的最上表面之间的垂直距离小于在所述接触部分和所述最上纳米片的最下表面之间的垂直距离。12.如权利要求1所述的集成电路器件，其中所述沟道区包括纳米片堆叠，该纳米片堆叠包括多个纳米片，所述多个纳米片以不同的垂直距离与所述鳍型有源区的鳍顶表面间隔开并在所述垂直方向上面对所述鳍型有源区的所述鳍顶表面，所述栅极线包括在所述纳米片堆叠上沿着所述第二横向方向延伸的主栅极部分以及分别在所述多个纳米片之间和在所述多个纳米片中的最下纳米片和所述鳍型有源区之间的多个子栅极部分，以及所述源极区和所述漏极区中的所述至少一个的所述第一缓冲层包括在所述第一横向方向上面对所述多个子栅极部分的多个突起，所述多个突起分别在所述多个纳米片之间和在所述最下纳米片和所述鳍型有源区之间朝向所述多个子栅极部分突出。13.如权利要求1所述的集成电路器件，其中所述沟道区包括在所述鳍型有源区的上部中一体地连接到所述鳍型有源区的主沟道区，以及在所述源极区和所述漏极区中的所述至少一个中，所述第二缓冲层包括侧缓冲部分和顶缓冲部分，所述...

【专利技术属性】
技术研发人员：郑谞珍，金正泽，梁炆承，俞秀旼，赵南奎，金锡勋，朴判贵，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：