半导体存储装置制造方法及图纸

本发明专利技术提供一种能抑制芯片面积增加的半导体存储装置。根据实施方式，半导体存储装置包含：存储单元(MC)；第1电路(60e)，将基于信号(DQ)的第1位数据(V0)与电压(VREF)的比较结果的第1数据(DOPe)存储在第1锁存电路，基于第1数据输出第1信号(DRe)；及第2电路(60o)，将基于第2位数据V1与参考电压的比较结果的第2数据(DOPo)存储在第2锁存电路，基于第2数据输出第2信号(DRo)。第1电路基于第2数据将第1位数据与参考电压进行比较，基于第2信号将第1锁存电路设为复位状态。第2电路基于第1数据将第2位数据与参考电压进行比较，基于第1信号将第2锁存电路设为复位状态。锁存电路设为复位状态。锁存电路设为复位状态。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请][0002]本申请享有以日本专利申请第2022
‑
075218号(申请日：2022年4月28日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为半导体存储装置，已知有一种NAND(Not and：与非)型闪存。

技术实现思路

[0005]本专利技术的一实施方式中，提供一种能抑制芯片面积增加的半导体存储装置。
[0006]实施方式的半导体存储装置包含：非易失性存储单元；第1电路，包含第1锁存电路，基于第1时钟信号接收输入信号的第1位数据，将基于第1位数据与参考电压的比较结果的第1数据存储在第1锁存电路，基于第1数据输出第1信号；及第2电路，包含第2锁存电路，基于使第1时钟信号反转的第2时钟信号接收输入信号的第2位数据，将基于第2位数据与参考电压的比较结果的第2数据存储在第2锁存电路，基于第2数据输出第2信号。第1电路接收第2数据及第2信号，基于第2数据将第1位数据与参考电压进行比较，基于第2信号将第1锁存电路设为复位状态。第2电路接收第1数据及第1信号，基于第1数据将第2位数据与参考电压进行比较，基于第1信号将第2锁存电路设为复位状态。
附图说明
[0007]图1是表示包含第1实施方式的半导体存储装置的数据处理装置的整体构成的框图。
[0008]图2是第1实施方式的半导体存储装置的框图。
[0009]图3是第1实施方式的半导体存储装置具备的存储单元阵列的电路图。
[0010]图4是第1实施方式的半导体存储装置具备的输入电路的框图。
[0011]图5是第1实施方式的半导体存储装置具备的DFE电路50及锁存电路52的框图。
[0012]图6是第1实施方式的半导体存储装置具备的DFE电路50的电路图。
[0013]图7是第1实施方式的半导体存储装置具备的放大器60e的电路图。
[0014]图8是第1实施方式的半导体存储装置具备的DFE电路50的各种信号的时序图。
[0015]图9是图8所示的时序图的时刻t0下的DFE电路50的状态图。
[0016]图10是图8所示的时序图的时刻t1下的DFE电路50的状态图。
[0017]图11是图8所示的时序图的时刻t2下的DFE电路50的状态图。
[0018]图12是图8所示的时序图的时刻t3下的DFE电路50的状态图。
[0019]图13是图8所示的时序图的时刻t4下的DFE电路50的状态图。
[0020]图14是图8所示的时序图的时刻t5下的DFE电路50的状态图。
[0021]图15是图8所示的时序图的时刻t6下的DFE电路50的状态图。
[0022]图16是图8所示的时序图的时刻t7下的DFE电路50的状态图。
[0023]图17是图8所示的时序图的时刻t8下的DFE电路50的状态图。
[0024]图18是图8所示的时序图的时刻t9下的DFE电路50的状态图。
[0025]图19是图8所示的时序图的时刻t10下的DFE电路50的状态图。
[0026]图20是图8所示的时序图的时刻t11下的DFE电路50的状态图。
[0027]图21是图8所示的时序图的时刻t12下的DFE电路50的状态图。
[0028]图22是图8所示的时序图的时刻t13下的DFE电路50的状态图。
[0029]图23是第1实施方式的变化例的半导体存储装置具备的放大器60e的电路图。
[0030]图24是第2实施方式的半导体存储装置具备的DFE电路50及锁存电路52的框图。
[0031]图25是第2实施方式的半导体存储装置具备的DFE电路50的电路图。
[0032]图26是第2实施方式的半导体存储装置具备的放大器62e的电路图。
[0033]图27是第2实施方式的半导体存储装置具备的DFE电路50的各种信号的时序图。
[0034]图28是图27所示的时序图的时刻t0下的DFE电路50的状态图。
[0035]图29是图27所示的时序图的时刻t1下的DFE电路50的状态图。
[0036]图30是图27所示的时序图的时刻t2下的DFE电路50的状态图。
[0037]图31是图27所示的时序图的时刻t3下的DFE电路50的状态图。
[0038]图32是图27所示的时序图的时刻t4下的DFE电路50的状态图。
[0039]图33是图27所示的时序图的时刻t5下的DFE电路50的状态图。
[0040]图34是图27所示的时序图的时刻t6下的DFE电路50的状态图。
[0041]图35是图27所示的时序图的时刻t7下的DFE电路50的状态图。
[0042]图36是图27所示的时序图的时刻t8下的DFE电路50的状态图。
[0043]图37是图27所示的时序图的时刻t9下的DFE电路50的状态图。
[0044]图38是图27所示的时序图的时刻t10下的DFE电路50的状态图。
[0045]图39是图27所示的时序图的时刻t11下的DFE电路50的状态图。
[0046]图40是图27所示的时序图的时刻t12下的DFE电路50的状态图。
[0047]图41是图27所示的时序图的时刻t13下的DFE电路50的状态图。
[0048]图42是第2实施方式的第1变化例的半导体存储装置具备的放大器62e的电路图。
[0049]图43是第2实施方式的第2变化例的半导体存储装置具备的放大器62e的电路图。
[0050]图44是第3实施方式的半导体存储装置具备的DFE电路50的框图。
[0051]图45是第3实施方式的半导体存储装置具备的放大器96e1的电路图。
[0052]图46是第3实施方式的半导体存储装置具备的放大器93e的电路图。
[0053]图47是第3实施方式的半导体存储装置具备的DFE电路50的各种信号的时序图。
具体实施方式
[0054]以下，参考附图记述实施方式。各实施方式例示用来将专利技术的技术性思想具体化的装置或方法。附图是示意性或概念性附图，各附图的尺寸及比例等未必与现实相同。对于某实施方式的所有记述只要未明示或明显排除，那么也适合作为另外实施方式的记述。本
专利技术的技术性思想并不由构成要件的形状、构造、配置等特定。
[0055]另外，以下的记述中，对具有大致同一功能及构成的构成要件标注同一符号。构成参考符号的文字后的数字由包含相同文字的参考符号参考，且为了区分具有相同构成的要件彼此而使用。无须互相区分包含相同文字的参考符号所示的要件的情况下，这些要件分别由仅包含文字的参考符号参考。
[0056]1.第1实施方式
[0057]1.1构成
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【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：非易失性存储单元；第1电路，包含第1锁存电路，基于第1时钟信号接收输入信号的第1位数据，将基于所述第1位数据与参考电压的比较结果的第1数据存储在所述第1锁存电路，基于所述第1数据输出第1信号；及第2电路，包含第2锁存电路，基于使所述第1时钟信号反转的第2时钟信号接收所述输入信号的第2位数据，将基于所述第2位数据与所述参考电压的比较结果的第2数据存储在所述第2锁存电路，基于所述第2数据输出第2信号；且所述第1电路接收所述第2数据及所述第2信号，基于所述第2数据将所述第1位数据与所述参考电压进行比较，基于所述第2信号将所述第1锁存电路设为复位状态；所述第2电路接收所述第1数据及所述第1信号，基于所述第1数据将所述第2位数据与所述参考电压进行比较，基于所述第1信号将所述第2锁存电路设为复位状态。2.根据权利要求1所述的半导体存储装置，其中所述第1锁存电路在所述第2电路中，对所述第2锁存电路存储所述第2数据时，设为所述复位状态。3.根据权利要求1所述的半导体存储装置，其中所述第1信号在所述第1锁存电路存储着所述第1数据的状态与所述复位状态下，逻辑电平不同。4.一种半导体存储装置，具备：非易失性存储单元；第1电路，包含第1锁存电路，基于第1时钟信号接收输入信号的第1位数据，基于所述第1位数据与参考电压的比较结果，将第1数据存储在所述第1锁存电路，且输出第1信号；及第2电路，包含第2锁存电路，基于使所述第1时钟信号反转的第2时钟信号接收所述输入信号的第2位数据，基于所述第2位数据与所述参考电压的比较结果，将第2数据存储在所述第2锁存电路，且输出第2信号；且所述第1电路接收所述第2数据及所述第2信号，基于所述第2数据将所述第1位数据与所述参考电压进行比较，基于所述第2信号将所述第1锁存电路设为复位状态；所述第2电路接收所述第1数据及所述第1信号，基于所述第1数据将所述第2位数据与所述参考电压进行比较，基于所述第1信号将所述第2锁存电路设为复位状态。5.根据权利要求4...

【专利技术属性】
技术研发人员：松野隼也，平嶋康伯，小内俊之，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：