本发明专利技术提供一种绝缘栅型半导体装置，在该装置中，由于在栅极焊盘部的下方配置有保护二极管，故不能配置晶体管单元而成为芯片上的无效区域。另外，源极电极层除去栅极焊盘部而配置，在元件区域端部的单元中，存在以自源极焊盘部绕过栅极焊盘部的方式形成有电流路径的区域。本发明专利技术的绝缘栅型半导体装置将电极结构设为两层，且与栅极焊盘部不重叠地配置保护二极管。在栅极焊盘部下方可以配置单元及第一层源极电极层，可以减小源极电极层内的电阻的偏差。并且，将保护二极管配置成与元件区域邻接而位于其外侧的芯片端部，且紧靠栅极焊盘部。由此，能够较大地确保可以有效进行晶体管动作的元件区域，并且可以降低配线部下方的第一源极电极层的电阻。
【技术实现步骤摘要】
本专利技术涉及一种绝缘栅型半导体装置，特别涉及可以减小未配置晶体管单元的无效区域且增大元件区域的面积的绝缘栅型半导体装置。
技术介绍
在绝缘栅型半导体装置中，在基板的一主面设置源极电极层、栅极电极层，并在源极电极层及栅极电极层分别固定例如突起电极或接合线等外部连接装置。 另外，也已知有为了降低在电极部的电阻而将基板表面的电极形成为两层结构的绝缘栅型半导体装置。 参照图10，以M0SFET为例说明现有的具有两层电极结构的绝缘栅型半导体装置 200。图10是剖面图。在元件区域220构成有M0SFET的晶体管单元(以下称为单元)225。 单元225在n+半导体硅基板201上设置n_型外延层202而作为漏极区域，并形成于在其表面设置的P型沟道层204。沟槽208贯通沟道层204而设置，在沟槽208内壁设置栅极氧化膜211。栅极电极213埋设于沟槽208中，并利用由多晶硅的图案形成的连结部(在此未图示)与第一栅极电极层218连接，进而与保护二极管Di连接。 源极区域215是在与沟槽208邻接的沟道层204表面注入n+型杂质的扩散区域。另外，在邻接的源极区域215之间的沟道层204表面，设有作为p+型杂质的扩散区域的体区域214。在栅极电极213上设有层间绝缘膜216，经由层间绝缘膜216之间的接触孔，第一源极电极层217与源极区域215和体区域214接触。 第一栅极电极层218配置于保护二极管Di上，并与保护二极管Di的一端连接。保 护二极管Di的一端与栅极电极213连接，保护二极管Di的另一端与第一源极电极层217 连接。 第一源极电极层217覆盖元件区域220上的整个面而设置，并与单元225的源极 区域215和体区域214连接。另外，第一栅极电极层218设于元件区域220外的基板表面 上方。 为了降低在电极部的电阻，经由在第一源极电极层217上局部设置的例如氮化膜 221，设置有与第一源极电极层217接触的第二源极电极层227，并经由在第一栅极电极层 218上局部设置的氮化膜221，形成有与第一栅极电极层218接触的第二栅极电极层228。 在第二源极电极层227、第二栅极电极层228上，设有成为芯片的最表面的氮化膜 223，在该氮化膜223设有开口部。自开口部露出的第二栅极电极层228的一部分及第二源 极电极层227的一部分，分别成为外部连接装置的固定区域(以下称为栅极焊盘部228p、源 极焊盘部227p)。氮化膜221被设置于栅极焊盘部228p、源极焊盘部227p下方，缓和引线 接合时的冲击(例如参照专利文献1)。 图11是表示以往的半导体芯片210的一例的平面图。另外，在此作为一例，表示如 下的半导体芯片，即作为外部连接装置而使用突起电极且在安装基板进行倒装片安装。另3外，半导体芯片例示共用漏极区域且在一个基板(芯片)上集成两个MOSFET的元件区域的 情况(以下称为共用漏极型MOSFET)。另外，与图10相同的构成要素由同一附图标记表示。 共用漏极型M0SFET210在基板(芯片)的一主面设有两个栅极焊盘部228p、 228p'以及两个源极焊盘部227p、227p'，在这些焊盘部上，作为外部连接装置，分别设有 栅极突起电极238、238'以及源极突起电极237、237'。电流自一个源极突起电极237通 过共用的漏极区域，并流动至另一个源极突起电极237'。 另外，在栅极焊盘部228p下方，与其重叠而设有比其小的保护二极管Di。保护二 极管Di的一端与第一栅极电极层218连接，另一端与第一源极电极层217连接(参照图 10)。第一栅极电极层218 —直延伸至在基板周围配置的栅极引出电极218w，进而，与栅极 电极(未图示)连接。 专利文献1 :日本特开2007-42817号公报 如图10、图11 (B)所示，在栅极焊盘部228p下方，设有与其重叠且接触的第一栅极 电极层218，在其下方通常配置有栅极-源极间的保护二极管Di。栅极焊盘部228p、第一栅 极电极层218及保护二极管Di重叠，保护二极管Di相比栅极焊盘部228p以更小的面积设 置(图11)。 保护二极管Di在基板表面经由绝缘膜将多晶硅构图并形成为所希望的形状。因 此，从其结构或制造方法方面来看，在保护二极管Di下方，不能配置第一源极电极层217及 被第一源极电极层217覆盖并与其连接的晶体管单元。即，单元被配置于虚线所示的元件 区域220内(图11)。 另外，栅极焊盘部228p和保护二极管Di重叠，且相比元件区域220最外周的单元 而配置于元件区域220内侧。因此，为了自芯片周边的第一层栅极引出电极218w与栅极焊 盘部228p连接，需要在第一层设置配线部228w。另外，由于在配线部228w下方也配置有与 其重叠且与保护二极管Di连接的多晶硅层的配线部，因此，存在在其下方也不能配置第一 源极电极217及单元的问题。 栅极焊盘部228p的面积也存在如下情况，即在作为外部连接装置而采用接合线 等时，即便是小的栅极焊盘部，一边(直径)也需要为数十Pm左右，在采用突起电极时，一 边(直径)需要为300iim以上。 另一方面，虽然保护二极管Di的面积根据耐压来确定，但即便比栅极焊盘部228p 的面积小，多数情况下也能够得到足够的耐压。即，在图11(B)中，虽然以与栅极焊盘部 228p、第一栅极电极层218相同的大小表示保护二极管Di，但实际上，通常以与栅极焊盘 部228p、第一栅极电极层218相同的大小形成多晶硅层，在多晶硅层内，形成比栅极焊盘部 228p、第一栅极电极层218小的保护二极管Di。 但是，在现有技术中，由于构成为在栅极焊盘部228p的下方与其重叠而设有保护 二极管Di而不能配置晶体管单元，因此，作为元件区域实质上不起作用的无效区域的面积 增大，在改善特性方面也存在限度。 在根据耐压保护二极管Di小也可以的情况下，即便相比栅极焊盘部228p的面积 而縮小保护二极管Di的面积，在栅极焊盘部228p的下方也不能配置晶体管单元。 另外，在单元并非配置于栅极焊盘部228p下方而是配置于其周围的现有结构中， 也尤其存在难以谋求单元的均匀动作的问题。即，第一源极电极层217及第二源极电极层227 (以下，由于两者为相同的图案，故统称为源极电极层)，除去栅极焊盘部228p的配置区 域而被构图。即，在源极电极层内相对于基板的表面沿水平方向流动的电流，在相距源极焊 盘部227p远的区域，绕过栅极焊盘部而流动，存在源极电极层内的电阻增加的问题。 另外，该问题并不限于倒装片安装结构的半导体芯片，无论外部连接装置是接合 线还是金属片，都同样存在该问题。 并且，虽然在图11中，示出了共用漏极型MOSFET，但即便是将漏极电极引出至与 源极电极层及栅极电极层相同的主面的顶部漏极结构的MOSFET、或在背面设置漏极电极的 通常的MOSFET ，也产生同样的问题。 在此，进一步对该问题进行详细说明。半导体芯片的各焊盘部的位置，因图案的制 约等，有时不能根据芯片的特性而适当选择其位置。作为一例，在设置突起电极237、237'、 23S、238'这种结构的情况下，各突起电极237、237' 、23S、238'的位置受到安装基板上的 图案的限制，例如本文档来自技高网...
【技术保护点】
一种绝缘栅型半导体装置，其特征在于，具有：一导电型半导体基板；元件区域，其设于该半导体基板且配置有多个绝缘栅型晶体管的单元；第一端子电极层，其设于所述半导体基板上，不与所述元件区域的一部分直接接触而覆盖其上方，且与该元件区域连接；第二端子电极层，其设于所述半导体基板上，不与所述元件区域的其他部分直接接触而覆盖其上方，且具有焊盘部，该焊盘部固定向该元件区域施加控制信号的外部连接装置；以及保护二极管，其在所述元件区域外与该元件区域邻接而设置；使所述焊盘部和所述保护二极管不重叠地配置，并且所述保护二极管在所述半导体基板的周边部沿着所述半导体基板的一边而配置。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：宫田拓司，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]
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