一种集成电路结构包括静态随机存取存储器（ＳＲＡＭ）单元。ＳＲＡＭ单元包括上拉晶体管和与该上拉晶体管形成反相器的一下拉晶体管。该下拉晶体管包括连接到该上拉晶体管的栅极的前栅极，和与该前栅极解耦的后栅极。
【技术实现步骤摘要】
本专利技术一般涉及集成电路，特别涉及存储器单元设计，尤其涉及静态随机存取存 储器(SRAM)单元的结构和操作。
技术介绍
静态随机存取存储器(SRAM)通常用在集成电路中。SRAM单元具有无需刷新而保 存数据的有利特性。SRAM单元可以包括不同数量的晶体管，因此经常以晶体管的数量命名， 比如，六晶体管(6-T)SRAM，八晶体管(8-T)SRAM，以及类似名称。晶体管典型地构成了存储 比特的数据锁存器。增加额外的晶体管用于控制晶体管存取。SRAM单元典型地以具有行 和列的阵列排布。典型地，每行的SRAM单元连接到确定当前SRAM单元是否被选中的字线。 每列的SRAM单元连接到用于对SRAM单元存入比特或者读出比特的位线(或者一对位线)。 随着集成电路的微型化，集成电路的电源电压和存储器电路的工作电压也随之减 小。从而，用以显示对SRAM单元的比特能稳定读出和写入的SRAM单元读写边界(margin) 也降低了。由于静态噪声的存在，降低的读写边界在具体读写操作中可能导致错误。进一 步，随着电源电压的降低，操作速度也随之降低。 已经采用了各种方法降低在读写工作时SRAM单元的电源电压。比如，图1示出了 包括SRAM单元100和SRAM单元200的自反馈六晶体管(6_T) SRAM单元列的一部分。在 SRAM单元100和200中，传输门(pass-gate)晶体管102/104和202/204都是包括前栅极 110/114和210/214以及后栅极112/116和212/216的双栅极晶体管。传输门晶体管的后 栅极112/116和212/216分别连接到存储节点106/108和206/208。在写入操作中，选中 SRAM单元100以从位线BL写入"l" (VDD)以及从位线BLB写入"O" (VSS) 。 SRAM单元200 未被选中。节点106在高电位，因此传输门晶体管102的后栅极112被导通。从而，在写入 操作中增强了传输门晶体管102，增强了 SRAM单元100的写入能力。 然而，上述讨论的结构是有缺陷的。对于未选中的SRAM单元200，假设节点206也 存储了 "1"，由于实际上传输门晶体管202的后栅极连接到节点206，因此各个传输门晶体 管202也增强了 。从而，由于位线BLB位于电压VSS，传输门晶体管202可能部分导通，或者 至少具有较高的漏泄电流。这可能导致SRAM单元200的错误翻转。这种常用结构的其他 问题是SRAM单元100和200需要以具有Z字形图案的P阱或N阱区域的方式排布，这种方 式负面影响各个SRAM单元的可测量性。因此，需要替代解决方案解决上述问题。
技术实现思路
根据本专利技术的一个方面，一种集成电路结构包括静态随机存取存储器(SRAM)单元。该SRAM单元包括上拉晶体管和与该上拉晶体管构成反相器的下拉晶体管。该下拉晶体管包括连接到上拉晶体管的栅极的前栅极，和与前栅极解耦的后栅极。 根据本专利技术的另一个方面，一种集成电路结构包括字线和Y方向选择线。该SRAM单元耦合到字线。该SRAM单元包括具有第一上拉晶体管的 一反相器，和耦合到该第一上拉晶体管的第一下拉晶体管，其中第一下拉晶体管具有第一前栅极和第一后栅极。SRAM单 元进一步还包括具有第二上拉晶体管并交叉耦合到第一反相器的第二反相器；以及耦合到 第二上拉晶体管的第二下拉晶体管。第二下拉晶体管具有第二前栅极和第二后栅极。第一 后栅极和第二后栅极连接到Y方向选择线。 根据本专利技术的又一方面，一种集成电路结构包括以具有行和列的阵列排布的SRAM 单元，其中每个SRAM单元包括第一反相器和第二反相器。第一反相器耦合到电源电位节 点，以及具有一个第一上拉晶体管和耦合到该第一上拉晶体管的一个第一下拉晶体管。第 一下拉晶体管具有一个第一前栅极和一个第一后栅极。第二反相器交叉耦合到第一反相器 和电源电压节点。第二反相器具有一个第二上拉晶体管和一个耦合到该第二上拉晶体管的 第二下拉晶体管。第二下拉晶体管具有第二前栅极和第二后栅极，其中第二后栅极和第二 后栅极是互连的。该集成电路结构进一步包括在列方向延伸的Y方向选择线，其中每个Y 方向选择线耦合到同一列中所有SRAM单元的第一后栅极和和第二后栅极。 本专利技术的有益特性包括具有改进的写入性能、在睡眠模式工作时低漏泄电流的可 靠SRAM单元，以及改进的读出抗干扰性。此外基本没有芯片面积浪费。附图说明 为了更完整地理解本专利技术及其有益特性，现在结合附图参考下面的描述，其中 图1示出了传输门晶体管的后栅极与各自SRAM单元的存储节点相连的两种传统 6-T静态随机存取存储器(SRAM)单元； 图2示出了本专利技术的一个具体实施例，其中SRAM单元中下拉晶体管的后栅极是互 连的； 图3示出了一种SRAM阵列，其中同一列中SRAM单元的所有下拉晶体管的后栅极 是互连的，并且由后栅极控制器控制； 图4示出了双栅极鳍式场效应晶体管(FinFET)的横截面图；禾口 图5示出了本专利技术的一个具体实施例的示例性排布。具体实施例方式下面具体描述本专利技术具体实施例的制作和使用。然而，应该理解，本专利技术的具体实 施例提供了很多适用的专利技术构思，可以实施于很多具体情况中。所讨论的具体实施例仅仅 说明制作和使用本专利技术的具体方法的，并不是限制本专利技术的范围。 本专利技术提供了一种新型静态随机存取存储器(SRAM)单元。下面描述具体实施例 的变化和工作。在贯穿本专利技术的各种视图和示例性具体实施例中，同一引用数字用于指示 同一元件。 图2示出了本专利技术的一个包括六晶体管(6-T) SRAM单元10和20的具体实施例。 SRAM单元10包括上拉晶体管(PMOS晶体管)PU1和PU2，下拉晶体管(NM0S晶体管)PD1和 PD2，和传输门晶体管PG1和PG2。上拉晶体管PU1和下拉晶体管PD1的漏极互连形成一个 反相器，以及上拉晶体管PU2和下拉晶体管PD2的漏极互连形成另一个反相器。两个反相器 交叉耦合形成数据锁存器。数据锁存器的存储节点X0通过传输门晶体管PG2耦合到位线 BL，同样存储节点XI通过传输门晶体管PG2耦合到位线BLB。存储节点X0和XI是经常处于相反逻辑电平(逻辑高或者逻辑低)的互补节点。传输门晶体管PG1和PG2的栅极连接 到字线WL。 SRAM单元IO耦合于电源电压(经常称为工作电压)VDD和VSS之间。SRAM单 元20具有和SRAM10相同的结构。为了方便描述，SRAM单元20中的每个元件使用和SRAM 单元10中对应元件相同的参考符号，并且每个参考符号后添加标记"'"。 下拉晶体管PD1和PD2均为具有一个前栅极14/16和一个后栅极12/18的双栅极 晶体管。下拉晶体管PD1和PD2的前栅极14/16分别连接到上拉晶体管PU1和PU2的对应 栅极。下拉晶体管PD1和PD2各自的后栅极12/18互连，并且连接到Y方向选择线YSEL。 类似地，下拉晶体管PD1'和PD2'均为具有前栅极14' /16'和12' /18'的双栅极晶体 管。下拉晶体管PD1'和PD2'的前栅极14' /16'分别连接到上拉晶体管PU1'和PU2' 的栅极。下拉晶体管PD1'和PD2'各自的后栅极12'和18'互连，并且连接到Y方向选 本文档来自技高网...
【技术保护点】
一种集成电路结构，包括：静态随机存取存储器（ＳＲＡＭ）单元，包括：第一上拉晶体管；和与所述第一上拉晶体管形成第一反相器的第一下拉晶体管，其中，所述第一下拉晶体管包括一连接到所述第一上拉晶体管的栅极的前栅极，以及一与所述第一前栅极解耦的后栅极。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：陈炎辉，吴瑞仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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