半导体器件以及半导体器件的制造方法技术

本发明专利技术提供一种半导体器件以及半导体器件的制造方法。如果在芯片背面形成贯通电极以及背面布线，则通过作为贯通电极的一部分的背面布线焊盘以及背面布线，在芯片背面形成凸部。以此为原因，在吸附芯片时引起空气的泄漏而引起芯片吸附力降低。在形成背面布线焊盘（４ｄ）以及背面布线（４ｅ）的区域中，预先形成凹部（１００）。在该凹部（１００）内部设置背面布线焊盘（４ｄ）以及背面布线（４ｅ）。由此，通过由于背面布线焊盘（４ｄ）以及背面布线（４ｅ）厚度而产生的凸部，确保芯片（１Ｃ）背面的平坦性，而不会在处理芯片（１Ｃ）时造成吸附力降低。

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造技术，特别涉及具有三维地层叠 的多个半导体芯片的半导体器件。
技术介绍
近年来，高密度地安装多个半导体芯片(还简称为"芯片")而短时间地实现高功能的系统的SIP (System in Package,系统级封装) 的开发得到了发展，并提出了多种安装结构。特别使多个芯片层叠， 而可以大幅实现小型化的层叠型封装的开发得到了发展。通常，在芯 片间的电连接中，使用引线键合。其原因为，引线键合的巻绕自由度 高，且对于多个半导体芯片的连接是有效的。但是，在引线键合连接中，需要使从一个芯片引出的布线临时落 于搭载衬底上，并对另一个芯片再次布线，所以芯片间的布线长度变 长。由此，芯片间的电感增加而难以实现高速传送。针对该引线键合 连接中的课题，提出了形成在芯片内部贯通的电极，而直接连接芯片 间的Si (硅)贯通电极技术。在日本特开2000 - 260934号公报(专利文献1)中，公开了如 下技术在芯片的上下形成对形成在芯片内的贯通孔部分通过电镀或 无电镀法而埋入焊锡或低熔点金属的电极，层叠了芯片之后进行加 热，通过埋入电极的熔融接合而三维地层叠芯片。另外，在日本特开2007-053149号公报(专利文献2)中，公 开了如下技术通过压接向形成于下级芯片中的中空的贯通电极变形 注入形成于上级芯片中的柱形凸缘(stud bump)，并对柱形凸缘与 贯通电极几何学地进行铆接而层叠芯片。专利文献1:日本特开2000 - 260934号/>才艮专利文献2:日本特开2007 - 053149号公报 当考虑芯片层叠，而在构成芯片的半导体衬底上形成贯通电极的 情况下，为了确保导通路径，在贯通半导体村底的孔的内面以及半导 体衬底背面侧的该孔的周边设置有电极材料。另外，在本申请中，将 设置于孔的侧面的电极材料设为内部电极，并且将设置于该孔周边的 电极材料设为背面布线焊盘。在使用日本特开2007 - 053149号公报(专利文献2 )记载的技 术形成贯通电极的情况下，由于在半导体衬底的背面的外侧、即半导 体衬底的背面上形成有背面布线焊盘，所以可以通过背面布线焊盘在 半导体衬底背面形成凸部。本专利技术者发现了起因于该凸部，而在吸附 芯片时发生空气的泄漏，从而引起吸附力降低的现象。因此，半导体 器件的制造成品率降低。对应于此，本专利技术者进行了以下的研究。图l是本专利技术者研究的 芯片1C的背面的示意俯视图。另外，为了易于理解结构而对图中的 一部分附加了阴影线。在构成芯片1C的半导体衬底1中设置有多个贯通电极4，其平 面形状呈现圆形形状。在该贯通电极4的周边的半导体衬底1的背面 上设置有背面布线焊盘4d，并与贯通电极4电连接。另外，以电连接 背面布线焊盘4d间的形式，在半导体衬底1的背面上设置有背面布 线4e。另外，背面布线焊盘4d以及背面布线4e由相同电极材料构成， 从工序的效率化的观点出发，而同时形成。当这样在半导体衬底1的背面上设置有背面布线焊盘4d以及背 面布线4e的情况下，如上所述在半导体衬底1的背面形成凸部，而 在吸附芯片1C时发生空气的泄漏，从而引起吸附力降低。因此，考虑如下方法在芯片1C的背面，在未设置背面布线焊 盘4d、背面布线4e的区域，形成虚拟背面布线焊盘4f,在芯片1C 的背面中的周边区域，形成框状的虚拟背面布线4g，并在整个芯片背 面配置虛拟的背面布线焊盘，从而消除凸部，而可以防止空气的泄漏。但是，在设置背面布线焊盘4d、背面布线4e、虚拟背面布线焊盘4f以及虛拟背面布线4g的方法中，例如在使用Au (金)那样的电 极材料的情况下，由于在整个芯片lC背面配置Au，所以存在贯通电 极4的制造成本上升的问题。而且，还存在如框状那样细长的图案易 于剥落这样的问题。
技术实现思路
本专利技术的目的在于提供一种可以改善半导体器件的制造成品率 的技术。本专利技术的另一目的在于提供一种可以降低半导体器件的制造成 本的技术。附图将更加明确。如果简单说明本申请公开的专利技术中的代表性的专利技术的概要，则如下所述。比背面布线焊盘以及背面布线的图案更广域地在半导体衬底的 背面側设置凹部，并在该凹部的内部设置背面布线焊盘以及背面布 线。如果简单说明通过本申请公开的专利技术中的代表性的专利技术而得到 的效果，则如下所述。可以改善半导体器件的制造成品率。 另外，可以降低半导体器件的制造成本。附图说明图l是本专利技术者研究的半导体芯片背面的示意俯视图。 图2是应用了本专利技术的半导体芯片背面的示意俯视图。 图3是本专利技术的一个实施方式中的半导体器件的要部的示意俯视图。图4是图3的X1-Xl线处的半导体器件的示意剖面图。图5是本专利技术的一个实施方式中的制造工序中的半导体器件的8要部的示意剖面图。图6是接着图5的制造工序中的半导体器件的要部的示意剖面图。图7是接着图6的制造工序中的半导体器件的要部的示意剖面图。图8是接着图7的制造工序中的半导体器件的要部的示意剖面图。图9是接着图8的制造工序中的半导体器件的要部的示意剖面图。图IO是接着图9的制造工序中的半导体器件的要部的示意剖面图。图ll是接着图IO的制造工序中的半导体器件的要部的示意剖面图。图12是接着图ll的制造工序中的半导体器件的要部的示意剖面图。图13是接着图12的制造工序中的半导体器件的要部的示意剖面图。图14是接着图13的制造工序中的半导体器件的要部的示意剖面图。图15是接着图14的制造工序中的半导体器件的要部的示意剖面 图16是接着图15的制造工序中的半导体器件的要部的示意剖面图。图17是接着图16的制造工序中的半导体器件的要部的示意剖面图。图18是接着图17的制造工序中的半导体器件的要部的示意剖面图。图19是接着图18的制造工序中的半导体器件的要部的示意剖面20是接着图19的制造工序中的半导体器件的要部的示意剖面图。图21是接着图20的制造工序中的半导体器件的要部的示意剖面图。图22是接着图21的制造工序中的半导体器件的要部的示意剖面图。图23是接着图22的制造工序中的半导体器件的要部的示意剖面图。图24是接着图23的制造工序中的半导体器件的要部的示意剖面图。图25是接着图24的制造工序中的半导体器件的要部的示意剖面图。图26是接着图25的制造工序中的半导体器件的要部的示意剖面图。图27是接着图26的制造工序中的半导体器件的要部的示意剖面图。图28是接着图27的制造工序中的半导体器件的要部的示意剖面图。图29是接着图28的制造工序中的半导体器件的要部的示意剖面图。图30是本专利技术的其他实施方式中的半导体器件的要部的示意俯视图。图31是图30的X2-X2线处的半导体器件的示意剖面图。图32是本专利技术的其他实施方式中的半导体器件的要部的示意俯视图。图33是图32的X3-X3线处的半导体器件的示意剖面图。 图34是本专利技术的其他实施方式中的制造工序中的半导体器件的 要部的示意剖面图。图35是接着图34的制造工序中的半导体器件的要部的示意剖面图36是接着图35的制造工序中的半导体器件的要部的示意剖面图。图37是接着图36的制造工序中的半导体器件的要部的示意剖面图。图38是接着图37的制造工序中的半导体器件的要部的示意剖面图。图39是接着图38的制造工序中的半导体器件的要部的示意剖面图。图40是接着图3本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有：　具有第一面以及与其相反一侧的第二面的半导体衬底；　形成在上述半导体衬底的第一面上的层间绝缘膜；　在上述半导体衬底的第一面上隔着上述层间绝缘膜形成的第一导电膜；　形成在上述半导体衬底 的第二面中的凹部；　形成在上述凹部的底面，且达到上述第一导电膜的孔；　形成在上述凹部的底面上的绝缘膜；以及　在上述凹部的底面上隔着上述绝缘膜形成，且与上述第一导电膜电连接而形成在上述孔的底面上的第二导电膜。

【技术特征摘要】
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【专利技术属性】
技术研发人员：川下道宏，吉村保广，田中直敬，内藤孝洋，赤泽隆，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]