一种实现低导通电阻的N沟道增强型MOSFET器件制造技术

本实用新型专利技术涉及一种实现低导通电阻的N沟道增强型MOSFET器件，包括：p型衬底，所述p型衬底为掺杂有p

【技术实现步骤摘要】
一种实现低导通电阻的N沟道增强型MOSFET器件


[0001]本技术涉及MOSFET器件领域，具体指有一种实现低导通电阻的N沟道增强型MOSFET器件。

技术介绍

[0002]N沟道增强型MOS管是一种常见的场效应管，如图1所示，N沟道增强型MOS管的栅极和源极栅极和源极之间未接入正向电压时，N沟道和P衬底之间形成耗尽层1002，从而断开两个N沟道。N沟道增强型MOS管的栅极和源极之间接入正向电压时，电子在栅极附近的P衬底表面便形成一个N型薄层，且与两个N+区相连通，从而在漏极、源极间形成N型导电沟道1001。
[0003]N沟道增强型MOS管导通后，漏极D和源极S之间的电阻值称作导通电阻R
DS（ON）
，R
DS（ON）
数值越小，工作时的损耗就越小，其发热量也就低。这个电阻是由多种因素共同作用产生的，其中最主要的因素是沟道电阻。R
DS（ON）
数值受到导电沟道的宽度、长度等影响。为了降低R
DS（ON）
数值，现有技术是将导电沟道的长度减小，但是减小导电沟道的长度后，N沟道增强型MOS管的栅极和源极之间接入正向电压时，电子汇聚到栅极附近的通道也对应减小，反而影响了N沟道增强型MOS管的导通时间。
[0004]针对上述的现有技术存在的问题设计一种实现低导通电阻的N沟道增强型MOSFET器件是本技术研究的目的。

技术实现思路

[0005]针对上述现有技术存在的问题，本技术在于提供一种实现低导通电阻的N沟道增强型MOSFET器件，能够有效解决上述现有技术存在的至少一个问题。
[0006]本技术的技术方案是：
[0007]一种实现低导通电阻的N沟道增强型MOSFET器件，包括：
[0008]p型衬底，所述p型衬底为掺杂有p
‑
离子的硅基片；
[0009]高空穴率材料层，所述高空穴率材料层由高空穴率p型AlGaN材料制成，覆盖于所述p型衬底的底端面；
[0010]第一N型重掺杂区域和第二N型重掺杂区域，所述第一N型重掺杂区域和所述第二N型重掺杂区域均为为掺杂有n+离子的区域，分别形成在所述p型衬底的上端两侧，所述第一N型重掺杂区域从上到下逐渐向所述第二N型重掺杂区域延伸，使得所述第一N型重掺杂区域与所述第二N型重掺杂区域之间的距离从上到下逐渐减小；
[0011]源极和漏极，所述源极电连接于所述第一N型重掺杂区域且引出于所述第一N型重掺杂区域的上端面，所述漏极电连接于所述第二N型重掺杂区域且引出于所述第二N型重掺杂区域的上端面；
[0012]绝缘层，覆盖于p型衬底的上端面对应第一N型重掺杂区域和第二N型重掺杂区域之间的区域；
[0013]栅极，覆盖设置于所述绝缘层的上端面。
[0014]进一步地，所述p型衬底的底面设置为弧形，所述高空穴率材料层为与所述p型衬底的底面相配合的弧形。
[0015]进一步地，所述p型衬底的底面的横截面为半圆形。
[0016]进一步地，所述源极、所述漏极、所述栅极均为金、铜、铝其中的一种金属制成。
[0017]进一步地，所述第一N型重掺杂区域的横截面为直角梯形，所述第一N型重掺杂区域的横截面朝向所述第二N型重掺杂区域的底角为锐角。
[0018]进一步地，所述第二N型重掺杂区域的横截面为方形。
[0019]进一步地，定义所述栅极的宽度为D1，所述第一N型重掺杂区域最底端向所述第二N型重掺杂区域延伸的长度为D2，则D1和D2满足D2小于等于20%D1。
[0020]进一步地，所述源极的底端延伸入所述第一N型重掺杂区域的内部，所述漏极的底端延伸入所述第二N型重掺杂区域的内部。
[0021]本技术的优点：
[0022]本申请通过在所述p型衬底的底端面覆盖高空穴率材料层由高空穴率p型AlGaN材料制成的高空穴率材料层，高空穴率p型AlGaN材料制成的高空穴率材料层为现有技术，由于扩散运动，制作的半导体对应的n+离子和p
‑
离子在对应区域的载流子浓度差很大，那么在N沟道和衬底之间的交界处，N沟道的自由电子必然向衬底扩散，同时，P区的空穴也必然向N区扩散，该扩散结果在交界处形成耗尽层。由于源极s和漏极d内部有金属铝提高了N区自由电子的浓度，P型AlGaN材料层提高了P区空穴浓度，使得扩散运动剧烈，那么将有更多的自由电子和空穴向交界处聚集，最终导致导电沟道的宽度被拓宽。以及，更多的空穴向交界处聚集使得电子的运动速率更高，弥补了所述第一N型重掺杂区域和所述第二N型重掺杂区域的底端之间的宽度较窄造成的电子运动受限的问题，使得在保证了开关特性的前提下，降低MOSFET器件的导通电阻。
附图说明
[0023]图1为现有技术的结构示意图。
[0024]图2为本技术的其中一个实施例提供的结构示意图。
[0025]图3为本实施例形成的导电沟道和耗尽层的示意图。
[0026]图4为本实施例形成的导电沟道和传统矩形N型重掺杂区域形成的导电沟道的形状对比图。
[0027]图5为D1和D2的示意图。
实施方式
[0028]为了便于本领域技术人员理解，现将实施例结合附图对本技术的结构作进一步详细描述：
实施例
[0029]参考图2，一种实现低导通电阻的N沟道增强型MOSFET器件，包括：
[0030]p型衬底1，所述p型衬底1为掺杂有p
‑
离子的硅基片；
[0031]高空穴率材料层2，所述高空穴率材料层2由高空穴率p型AlGaN材料制成，覆盖于所述p型衬底1的底端面；
[0032]第一N型重掺杂区域3和第二N型重掺杂区域4，所述第一N型重掺杂区域2和所述第二N型重掺杂区域3均为为掺杂有n+离子的区域，分别形成在所述p型衬底1的上端两侧，所述第一N型重掺杂区域3从上到下逐渐向所述第二N型重掺杂区域4延伸，使得所述第一N型重掺杂区域3与所述第二N型重掺杂区域4之间的距离从上到下逐渐减小；
[0033]源极5和漏极6，所述源极5电连接于所述第一N型重掺杂区域3且引出于所述第一N型重掺杂区域3的上端面，所述漏极6电连接于所述第二N型重掺杂区域4且引出于所述第二N型重掺杂区域4的上端面；
[0034]绝缘层7，覆盖于p型衬底1的上端面对应第一N型重掺杂区域3和第二N型重掺杂区域4之间的区域；
[0035]栅极8，覆盖设置于所述绝缘层7的上端面。
[0036]本实施例中，掺杂有p
‑
离子的硅基片作为MOSFET器件的衬底1，在硅基片的上端开设两个沟槽，在两个沟槽中填入掺杂有n+离子的区域，从而实现半导体结构，通过引入源极5连接至其中第一N型重掺杂区域3，引入漏极6连接至第二N型重掺杂区域4。在源极5和漏极6之间对应p型衬底1的上端面上铺设绝缘层7，以及在绝缘层7的上端面引入栅极8，从而组成MOSFET器件的结构。M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现低导通电阻的N沟道增强型MOSFET器件，其特征在于：包括：p型衬底，所述p型衬底为掺杂有p
‑
离子的硅基片；高空穴率材料层，所述高空穴率材料层由高空穴率p型AlGaN材料制成，覆盖于所述p型衬底的底端面；第一N型重掺杂区域和第二N型重掺杂区域，所述第一N型重掺杂区域和所述第二N型重掺杂区域均为为掺杂有n+离子的区域，分别形成在所述p型衬底的上端两侧，所述第一N型重掺杂区域从上到下逐渐向所述第二N型重掺杂区域延伸，使得所述第一N型重掺杂区域与所述第二N型重掺杂区域之间的距离从上到下逐渐减小；源极和漏极，所述源极电连接于所述第一N型重掺杂区域且引出于所述第一N型重掺杂区域的上端面，所述漏极电连接于所述第二N型重掺杂区域且引出于所述第二N型重掺杂区域的上端面；绝缘层，覆盖于p型衬底的上端面对应第一N型重掺杂区域和第二N型重掺杂区域之间的区域；栅极，覆盖设置于所述绝缘层的上端面。2.根据权利要求1所述的一种实现低导通电阻的N沟道增强型MOSFET器件，其特征在于：所述p型衬底的底面设置为弧形，所述高空穴率材料层为与所述p型衬底的底面相配合的弧形。3.根据权利...

【专利技术属性】
技术研发人员：涂长招，王力，涂金福，严康，赖保良，李敏，
申请(专利权)人：福建康博电子技术股份有限公司，
类型：新型
国别省市：