一种降低开关栅极总电荷的N沟道增强型MOSFET器件的制备方法技术

本发明专利技术涉及一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法，包括以下步骤：在掺杂有p

【技术实现步骤摘要】
一种降低开关栅极总电荷的N沟道增强型MOSFET器件的制备方法


[0001]本专利技术涉及MOSFET领域，具体指有一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法。

技术介绍

[0002]N型MOSFET的工作原理是在其栅极通入高电平，使得栅极和硅基底之间产生正向电场，硅基底的电荷被吸引并聚集于栅极附近，从而使两个N沟道之间形成可供电子流通的通路。在该过程中，导通（驱动）MOSFET而注入到栅极电极的电荷量称作栅极电荷（Qg），栅极总电荷值较大，则导通MOSFET所需的电容充电时间变长，开关损耗增加，栅极总电荷值数值越小，开关损耗越小。因此，降低MOSFET的栅极电荷是实现MOSFET高速开关的途径之一。
[0003]如何降低MOSFET的栅极电荷是目前芯片研发的重点方向。现有的N型MOSFET的制备过程中，其制备的栅极和源极、漏极、硅衬底之间的相对面积较大，其形成的电容板面较大，从而栅极与其他电极之间的寄生电容较大，带来了栅极总电荷高的现有技术缺陷。并且，现有的N型MOSFET的制备过程中，其栅极一般为平板结构，当N型MOSFET导通时需要衬底提供大量的电子到达绝缘层附近以形成反型层，而当N型MOSFET断开时又需要反型层内的电子全部释放从而消除反型层，造成在N型MOSFET导通和断开时需要的栅极电荷较高，从而对N型MOSFET导通频率存在限制。
[0004]针对上述的现有技术存在的问题设计一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法是本专利技术研究的目的。
专利技术内容
[0005]针对上述现有技术存在的问题，本专利技术在于提供一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法，能够有效解决上述现有技术存在的至少一个问题。
[0006]本专利技术的技术方案是：一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法，包括以下步骤：在掺杂有p
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离子的衬底上形成两个掺杂有n+离子的N型重掺杂区域，在所述N型重掺杂区域分别生长源极和漏极；在衬底的上下两面旋涂光刻胶并烘干，对衬底底面的光刻胶掩膜光刻、显影，在所述衬底底面暴露出第一刻蚀区，在所述第一刻蚀区刻蚀出第一凹槽，在所述第一凹槽中沉积金属形成金属填充区域；在衬底的上端面的光刻胶掩膜光刻、显影，在所述衬底上端面暴露出第二刻蚀区，在所述第二刻蚀区刻蚀出第二凹槽，所述第二凹槽为弧形下凹结构；在第二凹槽的上表面生长氧化层；在第二凹槽内对应所述氧化层的上端沉积金属形成下端为弧形的栅极。
[0007]所述第一凹槽设置于所述第二凹槽的下方。
[0008]进一步地，所述第二凹槽为弧形下凹结构，所述第二凹槽与所述第一凹槽的间距中间窄两侧宽。
[0009]进一步地，所述第一凹槽的顶端为尖端结构，所述第二凹槽与所述第一凹槽的间距中间窄两侧宽。
[0010]进一步地，所述第一凹槽为锥形结构，锥形的尖端朝向所述第二凹槽。
[0011]进一步地，所述第一凹槽为三棱柱结构，三棱柱的其中一个尖端朝向所述第二凹槽。
[0012]进一步地，所述金属填充区域由金、铜、铝其中的一种或多种进行填充。
[0013]进一步地，所述第一凹槽的顶端和所述第二凹槽的底端间隙设置。
[0014]进一步地，所述第一凹槽的顶端和所述第二凹槽的底端之间的间隙为1~2um。
[0015]因此，本专利技术提供以下的效果和/或优点：本申请在N沟道增强型MOSFET器件的制备方法中增加金属填充区域功能性块区，该块区设计为具有尖端的结构并嵌入低掺杂的p型硅基衬底中，并置于栅极下方，尖端正对栅极，可用于栅极快速聚集导通电荷，有效降低MOSFET的导通所需的时间。同时，本申请对栅极、氧化层结构的制备过程中改为凹槽下凹结构，在p型衬底上制作一层带弧形的绝缘层，并在该层上继续制作弧形的金属铝作为栅极，这样可以减小沟道长度，从而减小电子在沟道中移动的距离，提高开关速度。另外，本申请缩小设计的绝缘层的面积，让其边缘刚好与两个高掺杂的N+区接触，这样能够降低栅极和硅基底之间所形成的电容的面积。通过设计增加用于栅极快速聚集导通电荷功能性块区、弧形的SiO2绝缘层和其上的弧形金属铝栅极以及对MOSFET的栅极结构进行缩小设计，缩短了导通过程导通时间和减小了栅极总电荷量。
[0016]本申请设计的N沟道增强型MOSFET器件在关闭N沟道增强型MOSFET管时，由于极间寄生电容容量小，在很短的时间内电子移动很短的距离就可以释放完毕，同时由于所述第二凹槽与所述第一凹槽的间距中间窄两侧宽的结构，栅极最底端附近的电子在N沟道增强型MOSFET栅极电压失去后容易回到金属填充区域中，而栅极左右两侧附近的电子在N沟道增强型MOSFET栅极电压失去后不容易回到金属填充区域中，此时反型层对应栅极最低端的部分消失，使两个N型重掺杂区域断开。在下一次导通N沟道增强型MOSFET管时，则只需要从金属填充区域和衬底获取很少的栅极电荷能够使对应栅极最底端的消失的那部分反型层重新建立即可。从而减少导通和断开时所需要变化的电荷量，提高导通和关闭频率。
[0017]本申请设计的N沟道增强型MOSFET器件具有如下优点：（1）栅极结构缩小，极间电容小，达到亚pF级别（0.1pF）；（2）导通时间缩短，达到nS级；（3）优化栅极结构和增加锥形金属铝结构，使得栅极电荷极大降低。
[0018]应当明白，本专利技术的上文的概述和下面的详细说明是示例性和解释性的，并且意在提供对如要求保护的本专利技术的进一步的解释。
附图说明
[0019]图1为本专利技术提供的方法流程示意图。
[0020]图2为本专利技术的其中一个实施例的步骤S1得到的结果。
[0021]图3为本专利技术的其中一个实施例的步骤S2得到的结果。
[0022]图4为本专利技术的其中一个实施例的步骤S3得到的结果。
[0023]图5为本专利技术的其中一个实施例的步骤S4得到的结果。
[0024]图6为本专利技术的其中一个实施例的步骤S5得到的结果。
[0025]图7为图6所示的N沟道增强型MOSFET器件栅极未接入正向电场时耗尽层示意图。
[0026]图8为图6所示的N沟道增强型MOSFET器件栅极接入正向电场时耗尽层示意图。
[0027]图9为图6所示的N沟道增强型MOSFET器件栅极接入正向电场时反型层示意图。
[0028]图10为图6所示的N沟道增强型MOSFET器件栅极从导通到断开的瞬间的反型层示意图。
[0029]图11为本专利技术的另一个实施例提供的结构示意图。
实施方式
[0030]为了便于本领域技术人员理解，现将实施例结合附图对本专利技术作进一步详细描述：参考图1，一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法，包括以下步骤：S1，在掺杂有p
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离子的衬底1上形成两个掺杂有n+离子的N型重掺杂区域2，在所述N型重掺杂区域2分别生长源极3和漏极4；得到如图2所示的结构。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法，其特征在于：包括以下步骤：在掺杂有p
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离子的衬底上形成两个掺杂有n+离子的N型重掺杂区域，在所述N型重掺杂区域分别生长源极和漏极；在衬底的上下两面旋涂光刻胶并烘干，对衬底底面的光刻胶掩膜光刻、显影，在所述衬底底面暴露出第一刻蚀区，在所述第一刻蚀区刻蚀出第一凹槽，在所述第一凹槽中沉积金属形成金属填充区域；在衬底的上端面的光刻胶掩膜光刻、显影，在所述衬底上端面暴露出第二刻蚀区，在所述第二刻蚀区刻蚀出第二凹槽，所述第二凹槽为弧形下凹结构；在第二凹槽的上表面生长氧化层；在第二凹槽内对应所述氧化层的上端沉积金属形成下端为弧形的栅极。2.根据权利要求1所述的一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法，其特征在于：所述第一凹槽设置于所述第二凹槽的下方。3.根据权利要求2所述的一种降低开关栅极总电荷的N沟道增强型MOSFET的制备方法，其特征在于：所述第二凹槽为弧形下凹结构，所述第二凹槽与所述第一凹槽的间距中间窄两侧宽。4.根据权...

【专利技术属性】
技术研发人员：涂长招，王力，王梓霖，涂金福，李敏，
申请(专利权)人：福建康博电子技术股份有限公司，
类型：发明
国别省市：