【技术实现步骤摘要】
埋置绝缘层异质工程及源工程双栅隧道场效应晶体管及其制备方法
[0001]本专利技术涉及一种双栅型隧穿场效应晶体管及其制备方法,具体涉及埋置绝缘层异质工程及源工程双栅隧道场效应晶体管及其制备方法。
技术介绍
[0002]金属氧化物半导体场效应晶体管(MOSFET)作为集成电路中应用最广泛的半导体开关器件,其特征尺寸随着摩尔定律不断缩小。然而,由于MOSFET的工作机制,它的亚阈值摆幅(SS)始终难以降到60mV/dec以下,即所谓的“玻尔兹曼暴政”,这种缺陷使得MOSFET不再适应未来集成电路对于超低功耗的需求。
[0003]为了打破MOSFET的亚阈值摆幅限制,研究者们提出了很多方法。其中,隧穿场效应晶体管(TFET)以带间隧穿的导通机制将SS成功降到了60mV/dec以下,成为MOSFET的最佳替代品之一。
[0004]双栅型隧穿场效应晶体管(DGTFET)是一种常见TFET结构,如图1所示,是现有硅基双栅隧穿场效应晶体管(Si
‑
DGTFET)的结构示意图,包括从上至下依次设置的源区01、沟道区02、漏区03、硅基外延层和衬底,沟道区02左右两侧对称设置有一层低k栅介质层04,漏区03下方设置有漏电极,源区01上方设置有源电极,左侧低k栅介质层04的左端与右侧低k栅介质层04的右端对称设置有栅电极;然而,DGTFET的亚阈值摆幅(SS)仍然很大,并且其开态电流较低,难以满足未来超低功耗集成电路的需求,因此,需要设计出性能更优良的TFET器件结构。
技术实现思路
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【技术保护点】
【技术特征摘要】
1.一种埋置绝缘层异质工程及源工程双栅隧道场效应晶体管,其特征在于:包括源区(1)、SiO2绝缘层(6)、从上至下依次设置且厚度相等的沟道区(2)和漏区(3)以及依次设置在漏区(3)下端的硅基外延层(7)和衬底;所述沟道区(2)上端中部设置有埋置槽,从而将沟道区(2)分为沟道区厚端与两个沟道区薄端;源区(1)设置在埋置槽内,从而在源区(1)与沟道区(2)之间形成双线隧穿结构;所述SiO2绝缘层(6)设置在源区(1)的下端面与沟道区(2)之间,从而形成埋置绝缘层结构;埋置槽长度等于源区(1)的长度与SiO2绝缘层(6)的长度之和;所述沟道区(2)上端的左右两侧对称设置有高k栅介质层(4),沟道区(2)下端的左右两侧对称设置有与高k栅介质层(4)连接的低k栅介质层(5),高k栅介质层(4)的长度等于源区(1)的长度,高k栅介质层(4)和低k栅介质层(5)形成异质栅介质层结构;所述漏区(3)下方设置有漏电极,源区(1)上方设置有源电极;左侧异质栅介质层的左端与右侧异质栅介质层的右端对称设置有栅电极;所述源区(1)为P型掺杂或N型掺杂,沟道区(2)的掺杂类型与源区(1)相同,漏区(3)的掺杂类型与源区(1)相反;所述源区(1)采用Si1‑
x
Ge
x
制备,沟道区(2)和漏区(3)采用硅制备,从而在源区(1)、沟道区(2)之间形成Si1‑
x
Ge
x
/Si隧穿异质结结构,其中,x表示SiGe中的锗的含量,0<x<1。2.根据权利要求1所述的埋置绝缘层异质工程及源工程双栅隧道场效应晶体管,其特征在于:所述源电极纵向延伸进源区(1)的中部内侧,从而将源区(1)分为源区厚端与两个源区薄端。3.根据权利要求2所述的埋置绝缘层异质工程及源工程双栅隧道场效应晶体管,其特征在于:延伸进入所述源区(1)的源电极长度为4nm,延伸进入源区(1)的源电极厚度为1nm。4.根据权利要求2或3所述的埋置绝缘层异质工程及源工程双栅隧道场效应晶体管,其特征在于:所述漏区(3)长度为10~20nm;所述源区厚端的长度为20nm,厚度为14nm;两个源区薄端的长度均为4nm,厚度均为6.5nm;所述沟道区厚端的长度为25nm,厚度为20nm;两个沟道区薄端的长度均为25~27nm,厚度均为3nm;所述SiO2绝缘层(6)的厚度为14nm;SiO2绝缘层(6)的长度为1~3nm;所述低k栅介质层(5)和高k栅介质层(4)的厚度相等,均为2~4nm。5.根据权利要求4所述的埋置绝缘层异质工程及源工程双栅隧道场效应晶体管,其特征在于:所述N型掺杂元素为砷或磷,P型掺杂元素为硼。6.根据权利要求5所述的埋置绝缘层异质工程及源工程双栅隧道场效应晶体管,其特征在于:所述源区(1)的掺杂浓度为1
×
10
19
~1
×
10
20
cm
‑3;所述沟道区(2)...
【专利技术属性】
技术研发人员:陈庆,杨露露,齐增卫,刘含笑,王丹丹,贺炜,李建伟,
申请(专利权)人:西安邮电大学,
类型:发明
国别省市:
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