一种降低开关栅极总电荷的N沟道增强型MOSFET器件制造技术

本实用新型专利技术涉及一种降低开关栅极总电荷的N沟道增强型MOSFET器件，包括：衬底，所述衬底为掺杂有p

【技术实现步骤摘要】
一种降低开关栅极总电荷的N沟道增强型MOSFET器件


[0001]本技术涉及MOSFET器件领域，具体指有一种降低开关栅极总电荷的N沟道增强型MOSFET器件。

技术介绍

[0002]N型MOSFET的工作原理是在其栅极通入高电平，使得栅极和硅基底之间产生正向电场，硅基底的电荷被吸引并聚集于栅极附近，从而使两个N沟道之间形成可供电子流通的通路。在该过程中，导通（驱动）MOSFET而注入到栅极电极的电荷量称作栅极电荷（Qg），栅极总电荷值较大，则导通MOSFET所需的电容充电时间变长，开关损耗增加，栅极总电荷值数值越小，开关损耗越小。因此，降低MOSFET的栅极电荷是实现MOSFET高速开关的途径之一。
[0003]如何降低MOSFET的栅极电荷是目前芯片研发的重点方向。现有的栅极和源极、漏极、硅衬底之间的相对面积较大，其形成的电容板面较大，从而栅极与其他电极之间的寄生电容较大，带来了栅极总电荷高的现有技术缺陷。
[0004]针对上述的现有技术存在的问题设计一种降低开关栅极总电荷的N沟道增强型MOSFET器件是本技术研究的目的。

技术实现思路

[0005]针对上述现有技术存在的问题，本技术在于提供一种降低开关栅极总电荷的N沟道增强型MOSFET器件，能够有效解决上述现有技术存在的至少一个问题。
[0006]本技术的技术方案是：
[0007]一种降低开关栅极总电荷的N沟道增强型MOSFET器件，包括：
[0008]衬底，所述衬底为掺杂有p
‑
离子的硅基片，所述衬底的底面开设有第一凹槽，所述衬底的顶面开设有第二凹槽；
[0009]N型重掺杂区域，数量为两个，所述N型重掺杂区域为掺杂有n+离子的区域，分别形成在所述衬底的上端，两个所述N型重掺杂区域分别设置于所述第二凹槽的两侧；
[0010]源极和漏极，分别电连接至所述N型重掺杂区域；
[0011]金属填充区域，所述第一凹槽内填充相应的金属形成所述金属填充区域；
[0012]绝缘层，覆盖设置于第二凹槽的上表面；
[0013]栅极，填充于所述第二凹槽对应所述绝缘层以上的区域。
[0014]进一步地，所述第一凹槽设置于所述第二凹槽的下方。
[0015]进一步地，所述第二凹槽为弧形下凹结构，所述第二凹槽与所述第一凹槽的间距中间窄两侧宽。
[0016]进一步地，所述第一凹槽的顶端为尖端结构，所述第二凹槽与所述第一凹槽的间距中间窄两侧宽。
[0017]进一步地，所述第一凹槽为锥形结构，锥形的尖端朝向所述第二凹槽。
[0018]进一步地，所述第一凹槽为三棱柱结构，三棱柱的其中一个尖端朝向所述第二凹
槽。
[0019]进一步地，所述金属填充区域由金、铜、铝其中的一种或多种进行填充。
[0020]进一步地，所述第一凹槽的顶端和所述第二凹槽的底端间隙设置。
[0021]进一步地，所述第一凹槽的顶端和所述第二凹槽的底端之间的间隙为1~2um。
[0022]本技术的优点：
[0023]本申请设计增加金属填充区域功能性块区，该块区设计为具有尖端的结构并嵌入低掺杂的p型硅基衬底中，并置于栅极下方，尖端正对栅极，可用于栅极快速聚集导通电荷，有效降低MOSFET的导通所需的时间。同时，本申请对栅极结构重新设计，在p型衬底上制作一层带弧形的绝缘层，并在该层上继续制作弧形的金属铝作为栅极，这样可以减小沟道长度，从而减小电子在沟道中移动的距离，提高开关速度。另外，本申请缩小设计的绝缘层的面积，让其边缘刚好与两个高掺杂的N+区接触，这样能够降低栅极和硅基底之间所形成的电容的面积。通过设计增加用于栅极快速聚集导通电荷功能性块区、弧形的SiO2绝缘层和其上的弧形金属铝栅极以及对MOSFET的栅极结构进行缩小设计，缩短了导通过程导通时间和减小了栅极总电荷量。
[0024]本申请设计的N沟道增强型MOSFET器件具有如下优点：（1）栅极结构缩小，极间电容小，达到亚pF级别（0.1pF）；（2）导通时间缩短，达到nS级；（3）优化栅极结构和增加锥形金属铝结构，使得栅极电荷极大降低。
附图说明
[0025]图1为本技术的其中一个实施例提供的结构示意图。
[0026]图2为图1所示的N沟道增强型MOSFET器件栅极未接入正向电场时耗尽层示意图。
[0027]图3为图1所示的N沟道增强型MOSFET器件栅极接入正向电场时耗尽层示意图。
[0028]图4为图1所示的N沟道增强型MOSFET器件栅极接入正向电场时反型层示意图。
[0029]图5为图1所示的N沟道增强型MOSFET器件栅极从导通到断开的瞬间的反型层示意图。
[0030]图6为本技术的另一个实施例提供的结构示意图。
实施方式
[0031]为了便于本领域技术人员理解，现将实施例结合附图对本技术的结构作进一步详细描述：
实施例
[0032]参考图1，一种降低开关栅极总电荷的N沟道增强型MOSFET器件，包括：
[0033]衬底1，所述衬底1为掺杂有p
‑
离子的硅基片，所述衬底1的底面开设有第一凹槽101，所述衬底1的顶面开设有第二凹槽102；
[0034]N型重掺杂区域2，数量为两个，所述N型重掺杂区域2为掺杂有n+离子的区域，分别形成在所述衬底1的上端，两个所述N型重掺杂区域2分别设置于所述第二凹槽102的两侧；
[0035]源极3和漏极4，分别电连接至所述N型重掺杂区域2；
[0036]金属填充区域7，所述第一凹槽101内填充相应的金属形成所述金属填充区域7；
[0037]绝缘层5，覆盖设置于第二凹槽102的上表面；
[0038]栅极6，填充于所述第二凹槽102对应所述绝缘层5以上的区域。
[0039]本实施例中，掺杂有p
‑
离子的硅基片作为MOSFET器件的衬底1，在硅基片的上端开设两个沟槽，在两个沟槽中填入掺杂有n+离子的区域，从而实现半导体结构，通过引入源极3连接至其中一个N型重掺杂区域2，引入漏极4连接至另一个N型重掺杂区域2。在源极3和漏极4之间对应衬底的上端面上铺设绝缘层5，以及在绝缘层5的上端面引入栅极6，从而组成MOSFET器件的结构。MOSFET器件的工作原理为现有技术，在此不做具体阐述。
[0040]本实施例中，衬底1为硅，绝缘层5为氧化硅。
[0041]本实施例的核心技术点为，在衬底1的底面开设有延伸到衬底1内部的第一凹槽101，通过在第一凹槽101中填充金属。栅极6和源极之间未施加正向电压时，N型重掺杂区域2和衬底1之间形成耗尽层8，如图2所示。此时源极3和漏极4之间不导通。
[0042]在栅极6和源极之间施加正向电压时， SiO2作为绝缘层5阻挡了电流从栅极6向源极的流动，栅极6将迅速聚集正电荷，同时排斥与SiO2绝缘层5接触的p型衬本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低开关栅极总电荷的N沟道增强型MOSFET器件，其特征在于：包括：衬底，所述衬底为掺杂有p
‑
离子的硅基片，所述衬底的底面开设有第一凹槽，所述衬底的顶面开设有第二凹槽；N型重掺杂区域，数量为两个，所述N型重掺杂区域为掺杂有n+离子的区域，分别形成在所述衬底的上端，两个所述N型重掺杂区域分别设置于所述第二凹槽的两侧；源极和漏极，分别电连接至所述N型重掺杂区域；金属填充区域，所述第一凹槽内填充相应的金属形成所述金属填充区域；绝缘层，覆盖设置于第二凹槽的上表面；栅极，填充于所述第二凹槽对应所述绝缘层以上的区域。2.根据权利要求1所述的一种降低开关栅极总电荷的N沟道增强型MOSFET器件，其特征在于：所述第一凹槽设置于所述第二凹槽的下方。3.根据权利要求2所述的一种降低开关栅极总电荷的N沟道增强型MOSFET器件，其特征在于：所述第二凹槽为弧形下凹结构，所述第二凹槽与所述第一凹槽的间距中间窄两侧宽。4.根据权利要求2所述的一种降低开关...

【专利技术属性】
技术研发人员：涂长招，王力，袁益飞，严康，赖保良，黄周娟，伍彩霞，
申请(专利权)人：福建康博电子技术股份有限公司，
类型：新型
国别省市：