一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法技术

本发明专利技术涉及一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，包括以下步骤：在掺杂有p

【技术实现步骤摘要】
一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法


[0001]本专利技术涉及MOSFET器件领域，具体指有一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法。

技术介绍

[0002]N沟道增强型MOS管是一种常见的场效应管，如图1所示，N沟道增强型MOS管的栅极和源极栅极和源极之间未接入正向电压时，N沟道和P衬底之间形成耗尽层1002，从而断开两个N沟道。N沟道增强型MOS管的栅极和源极之间接入正向电压时，电子在栅极附近的P衬底表面便形成一个N型薄层，且与两个N+区相连通，从而在漏极、源极间形成N型导电沟道1001。
[0003]N沟道增强型MOS管导通后，漏极D和源极S之间的电阻值称作导通电阻R
DS（ON）
，R
DS（ON）
数值越小，工作时的损耗就越小，其发热量也就低。这个电阻是由多种因素共同作用产生的，其中最主要的因素是沟道电阻。R
DS（ON）
数值受到导电沟道的宽度、长度等影响。为了降低R
DS（ON）
数值，现有技术是将导电沟道的长度减小，但是减小导电沟道的长度后，N沟道增强型MOS管的栅极和源极之间接入正向电压时，电子汇聚到栅极附近的通道也对应减小，反而影响了N沟道增强型MOS管的导通时间。
[0004]针对上述的现有技术存在的问题设计一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法是本专利技术研究的目的。

技术实现思路

[0005]针对上述现有技术存在的问题，本专利技术在于提供一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，能够有效解决上述现有技术存在的至少一个问题。
[0006]本专利技术的技术方案是：一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，包括以下步骤：在掺杂有p
‑
离子的衬底上端面的一侧刻蚀出第一沟槽和第二沟槽，所述第一沟槽从上到下逐渐向所述第二沟槽延伸，使得所述第一沟槽与所述第二沟槽之间的距离从上到下逐渐减小；在所述第一沟槽和所述第二沟槽中填充n型硅，形成第一N型重掺杂区域和第二N型重掺杂区域；p型衬底的上端面对应第一N型重掺杂区域和第二N型重掺杂区域之间的区域生长绝缘层；在所述第一N型重掺杂区域和所述第二N型重掺杂区域的表面分别生长源极和漏极，在所述绝缘层的上表面生长栅极；所述p型衬底的下端面生长高空穴率p型AlGaN材料形成高空穴率材料层。
[0007]进一步地，所述p型衬底的下端面生长高空穴率p型AlGaN材料形成高空穴率材料层之前，执行：将所述p型衬底的下端面光刻为弧形；
所述高空穴率材料层为和所述p型衬底的下端面相配合的弧形。
[0008]进一步地，将所述p型衬底的下端面光刻为弧形具体为：将所述p型衬底的下端面光刻为半圆形。
[0009]进一步地，在所述第一N型重掺杂区域和所述第二N型重掺杂区域的表面分别生长源极和漏极，在所述绝缘层的上表面生长栅极包括：通过沉积金、铜、铝其中的一种金属，在所述第一N型重掺杂区域和所述第二N型重掺杂区域的表面分别生长源极和漏极，在所述绝缘层的上表面生长栅极。
[0010]进一步地，刻蚀得到的所述第一凹槽的横截面为直角梯形，所述第一凹槽的横截面朝向所述第二凹槽的底角为锐角。
[0011]进一步地，刻蚀得到的所述第二凹槽的横截面为方形。
[0012]进一步地，定义所述栅极的宽度为D1，刻蚀得到的所述第一凹槽最底端向所述第二凹槽延伸的长度为D2，则D1和D2满足D2小于等于20%D1。
[0013]进一步地，在所述第一N型重掺杂区域和所述第二N型重掺杂区域的表面分别生长源极和漏极之前，执行：在所述第一N型重掺杂区域和所述第二N型重掺杂区域分别刻蚀第三凹槽，在第三凹槽中分别生长源极和漏极，使所述源极的底端延伸入所述第一N型重掺杂区域的内部，使所述漏极的底端延伸入所述第二N型重掺杂区域的内部。
[0014]因此，本专利技术提供以下的效果和/或优点：本申请提供的方法，通过刻蚀出的第一沟槽的结构为向第二沟槽延伸，从而缩短第一沟槽和第二沟槽从上到下之间的距离，以及通过在衬底覆盖高空穴率的材质，最终使得本申请制备得到的MOSFET器件通过在所述p型衬底的底端面覆盖高空穴率材料层由高空穴率p型AlGaN材料制成的高空穴率材料层，高空穴率p型AlGaN材料制成的高空穴率材料层为现有技术，由于扩散运动，制作的半导体对应的n+离子和p
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离子在对应区域的载流子浓度差很大，那么在N沟道和衬底之间的交界处，N沟道的自由电子必然向衬底扩散，同时，P区的空穴也必然向N区扩散，该扩散结果在交界处形成耗尽层。由于源极s和漏极d内部有金属铝提高了N区自由电子的浓度，P型AlGaN材料层提高了P区空穴浓度，使得扩散运动剧烈，那么将有更多的自由电子和空穴向交界处聚集，最终导致导电沟道的宽度被拓宽。以及，更多的空穴向交界处聚集使得电子的运动速率更高，弥补了所述第一N型重掺杂区域和所述第二N型重掺杂区域的底端之间的宽度较窄造成的电子运动受限的问题，使得在保证了开关特性的前提下，降低MOSFET器件的导通电阻。
[0015]应当明白，本专利技术的上文的概述和下面的详细说明是示例性和解释性的，并且意在提供对如要求保护的本专利技术的进一步的解释。
附图说明
[0016]图1为现有技术的结构示意图。
[0017]图2为步骤S1得到的结果图。
[0018]图3为现有技术刻蚀硅基底的示意图。
[0019]图4为本方法的制备得到的MOSFET器件的结构示意图。
[0020]图5为本实施例形成的导电沟道和耗尽层的示意图。
[0021]图6为本实施例形成的导电沟道和传统矩形N型重掺杂区域形成的导电沟道的形状对比图。
[0022]图7为D1和D2的示意图。
实施方式
[0023]为了便于本领域技术人员理解，现将实施例结合附图对本专利技术作进一步详细描述：参考图2
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4，一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，包括以下步骤：S1，在掺杂有p
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离子的衬底1上端面的一侧刻蚀出第一沟槽11和第二沟槽12，所述第一沟槽11从上到下逐渐向所述第二沟槽延伸12，使得所述第一沟槽11与所述第二沟槽12之间的距离从上到下逐渐减小；本实施例中，掺杂有p
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离子的衬底1为现有技术，其可以是在硅基底中掺杂p
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离子得到。对掺杂有p
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离子的衬底1进行刻蚀，也就是在硅基底上进行刻蚀。刻蚀的方法也为现有技术。
[0024]并且，刻蚀之前，可以在硅基底的表面涂覆光刻胶，通过光刻曝光后显影暴露第一沟槽11和第二沟槽12对应的孔位，然后开始刻蚀。需要说明的是，参考图3，硅基底刻蚀的过程中，刻蚀系统对硅基底是以弧形扫描的方式从左往右依次一层一层地刻蚀出凹槽，为了实现本实施例所述第一沟槽11从上到下逐渐向所述第二沟槽延伸12这样的结构，本实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，其特征在于：包括以下步骤：在掺杂有p
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离子的衬底上端面的一侧刻蚀出第一沟槽和第二沟槽，所述第一沟槽从上到下逐渐向所述第二沟槽延伸，使得所述第一沟槽与所述第二沟槽之间的距离从上到下逐渐减小；在所述第一沟槽和所述第二沟槽中填充n型硅，形成第一N型重掺杂区域和第二N型重掺杂区域；p型衬底的上端面对应第一N型重掺杂区域和第二N型重掺杂区域之间的区域生长绝缘层；在所述第一N型重掺杂区域和所述第二N型重掺杂区域的表面分别生长源极和漏极，在所述绝缘层的上表面生长栅极；所述p型衬底的下端面生长高空穴率p型AlGaN材料形成高空穴率材料层。2.根据权利要求1所述的一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，其特征在于：所述p型衬底的下端面生长高空穴率p型AlGaN材料形成高空穴率材料层之前，执行：将所述p型衬底的下端面光刻为弧形；所述高空穴率材料层为和所述p型衬底的下端面相配合的弧形。3.根据权利要求2所述的一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，其特征在于：将所述p型衬底的下端面光刻为弧形具体为：将所述p型衬底的下端面光刻为半圆形。4.根据权利要求1所述的一种实现低导通电阻的N沟道增强型MOSFET器件的制备方法，其特征在于：在所述第一N型重掺...

【专利技术属性】
技术研发人员：涂长招，王力，王梓霖，涂金福，李敏，
申请(专利权)人：福建康博电子技术股份有限公司，
类型：发明
国别省市：