包括写入晶体管和读取晶体管的半导体器件制造技术

本公开涉及包括写入晶体管和读取晶体管的半导体器件。根据本公开的实施方式的半导体器件包括在衬底之上彼此电连接的读取晶体管和写入晶体管。读取晶体管包括设置在衬底之上的平面上的读取沟道层、设置在读取沟道层之上的读取栅电介质层以及设置在读取栅电介质层之上的读取栅电极层。写入晶体管包括设置在读取栅电极层的一部分之上的写入沟道层、设置在写入沟道层的上表面上的写入位线、在写入沟道层的侧表面上的写入栅电介质层以及被设置成与写入栅电介质层相邻的写入字线。与写入栅电介质层相邻的写入字线。与写入栅电介质层相邻的写入字线。

【技术实现步骤摘要】
包括写入晶体管和读取晶体管的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2022年3月14日提交至韩国知识产权局的第10
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2022
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0031716号韩国申请的优先权，其整体通过引用并入本文。


[0003]本公开总体上涉及半导体器件，并且更具体地涉及包括写入晶体管和读取晶体管的半导体器件。

技术介绍

[0004]随着半导体存储器件的尺寸减小，在半导体存储器件中存储单元所占用的空间也减小。多种研究正在进行以在减小的空间中保持存储单元的集成度。
[0005]例如，在常规的DRAM器件的情况下，存储单元使用一个晶体管和一个电容器(1T
‑
1C)结构，其中一个晶体管和一个电容器被电连接。近来，已经对通过减小电容器(其在存储单元中占用较大空间)的物理尺寸或通过省略电容器来减小存储单元的尺寸进行了研究。通过这些研究，有望出现实现更高单元密度的新的并改进的存储单元。

技术实现思路

[0006]根据本公开的实施方式的半导体器件可以包括在衬底之上彼此电连接的读取晶体管和写入晶体管。读取晶体管可以包括设置在衬底之上的平面上的读取沟道层、设置在读取沟道层之上的读取栅电介质层以及设置在读取栅电介质层之上的读取栅电极层。写入晶体管可以包括设置在读取栅电极层的一部分之上的写入沟道层、设置在写入沟道层的上表面上的写入位线、设置在写入沟道层的侧表面上的写入栅电介质层以及被设置成与写入栅电介质层相邻的写入字线。
[0007]根据本公开的另一个实施方式的半导体器件可以包括彼此相邻地被设置在衬底之上的第一单元半导体元件和第二单元半导体元件。第一单元半导体元件可以包括彼此电连接的第一读取晶体管和第一写入晶体管。第二单元半导体元件可以包括彼此电连接的第二读取晶体管和第二写入晶体管。第一读取晶体管的第一读取栅电极层和第二读取晶体管的第二读取栅电极层可以被设置成在与衬底的表面基本垂直的方向上彼此间隔开。第一写入晶体管的第一写入沟道层和第二写入晶体管的第二写入沟道层可以在与衬底的表面基本垂直的方向上设置在第一读取栅电极层和第二读取栅电极层之间。
附图说明
[0008]图1是根据本公开的实施方式的半导体器件的电路图。
[0009]图2是示意地示出根据本公开的实施方式的半导体器件的横截面图。
[0010]图3是图2的半导体器件的沿A
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A'线截取且在x
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y平面上示出的横截面图。
[0011]图4是图2的半导体器件的沿B
‑
B'线截取且在x
‑
y平面上示出的横截面图。
[0012]图5是示出根据本公开的实施方式的电介质材料层的介电特性的曲线图。
[0013]图6是示意地示出根据本公开的另一个实施方式的半导体器件的横截面图。
[0014]图7是图6的半导体器件的沿
Ⅰ‑Ⅰ’
线截取且在x
‑
y平面上示出的横截面图。
[0015]图8是图6的半导体器件的沿
Ⅱ‑Ⅱ’
线截取且在x
‑
y平面上示出的横截面图。
[0016]图9是图6的半导体器件的沿
Ⅲ‑Ⅲ’
线截取且在x
‑
y平面上示出的横截面图。
[0017]图10是图6的半导体器件的沿
Ⅳ‑Ⅳ’
线截取且在x
‑
y平面上示出的横截面图。
[0018]图11是图6的半导体器件的沿
Ⅴ‑Ⅴ’
截取且在x
‑
y平面上示出的横截面图。
[0019]图12是图6的半导体器件的沿
Ⅵ‑Ⅵ’
线截取且在x
‑
z平面上示出的横截面图。
[0020]图13是图6的半导体器件的沿
Ⅶ‑Ⅶ’
截取且在x
‑
z平面上示出的横截面图。
[0021]图14是示意地示出根据本公开的另一个实施方式的半导体器件的横截面图。
[0022]图15是图14的半导体器件的沿LY
‑
LY
’
线截取且在x
‑
y平面上示出的横截面图。
[0023]图16是图14的半导体器件的沿VZ
‑
VZ
’
截取且在x
‑
z平面上示出的横截面图。
具体实施方式
[0024]在下文中，将参考附图对本公开的实施方式进行详细地描述。在附图中，为了清楚地表达每个器件的组件，放大了组件的尺寸(诸如组件的宽度和厚度)。在本文使用的术语可以对应于考虑它们在实施方式中的功能而选择的词语，并且术语的含义可以根据实施方式所属领域的普通技术人员而被解释得不同。如果在细节方面进行了明确地限定，术语可以根据限定进行解释。除非另外限定，在本文中使用的术语(包括技术术语和科学术语)具有与实施方式所属本领域的普通技术人员所通常理解的相同的含义。
[0025]另外，词语的单数形式的表达式应当被理解为包括词语的复数形式，除非在上下文中清楚地以其他方式使用。将理解的是，术语“包含”、“包括”或者“具有”旨在明确说明特征、数量、步骤、操作、组件、元件、部件或者其组合的存在，而不是用于排除一个或多个其他特征、数量、步骤、操作、组件、元件、部件或者其组合的存在或者增加的可能性。
[0026]图1是根据本公开的实施方式的半导体器件的电路图。参考图1，半导体器件1可以是包括存储单元MC的存储器件。相比于常规的DRAM器件的存储单元，存储单元MC可以不包括电容器元件。存储单元MC可以包括彼此电连接的写入晶体管WT和读取晶体管RT。
[0027]写入晶体管WT可以包括连接到写入字线WWL的写入栅电极Gw以及连接到写入位线WBL的写入源电极Sw。读取晶体管RT可以包括读取栅电极Gr、读取源电极Sr以及读取漏电极Dr。读取源电极Sr和读取漏电极Dr可以分别连接到读取字线RWL和读取位线RBL。写入晶体管WT的写入漏电极Dw可以电连接到读取晶体管RT的读取栅电极Gr。
[0028]在图1的存储单元MC中，读取晶体管RT的读取栅电介质层SN可以起存储信号信息的储存电介质层的作用。另外，读取晶体管RT的读取栅电极Gr可以起储存电介质层的作用。
[0029]在实施方式中，存储单元MC中的写入操作可以如下执行。写入晶体管WT可以根据施加到写入字线WWL的电压信号来被导通或截止。当写入晶体管WT被导通时，写入位线WBL的电信号可以经由写入漏电极Dw而通过写入晶体管WT的沟道，并且可以被施加到读取晶体管RT的读取栅电极Gr作为电压电平。例如，当预定的正电压信号在写入晶体管WT被导通的状态下被施加到写入位线WBL时，随着电荷被充入读取栅电介质层SN，读取栅电极Gr的电压电平可以升高。此后，写入晶体管WT被截止，而读取栅电极Gr可以保持增加的电压作为第一
...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其包括在衬底之上彼此电连接的读取晶体管和写入晶体管，其中，所述读取晶体管包括：读取沟道层，其设置在所述衬底之上的平面上；读取栅电介质层，其设置在所述读取沟道层之上；以及读取栅电极层，其设置在所述读取栅电介质层之上，以及其中，所述写入晶体管包括：写入沟道层，其设置在所述读取栅电极层的一部分之上；写入位线，其设置在所述写入沟道层的上表面上；写入栅电介质层，其设置在所述写入沟道层的侧表面上；以及写入字线，其被设置成与所述写入栅电介质层相邻。2.根据权利要求1所述的半导体器件，其中，所述读取沟道层、所述读取栅电介质层以及所述读取栅电极层设置在与所述衬底的表面基本平行的平面上。3.根据权利要求1所述的半导体器件，其中，在与所述衬底的表面基本平行的横截面平面上，所述读取栅电极层的横截面面积大于所述写入沟道层的横截面面积。4.根据权利要求1所述的半导体器件，其中，所述读取栅电极层、所述读取栅电介质层以及所述读取沟道层被设置成在与所述衬底的表面基本垂直的方向上彼此重叠。5.根据权利要求1所述的半导体器件，其中，所述读取栅电介质层包括反铁电材料。6.根据权利要求1所述的半导体器件，其中，所述读取栅电介质层包括具有高介电常数的顺电材料。7.根据权利要求1所述的半导体器件，还包括读取字线和读取位线，所述读取字线和所述读取位线分别设置在所述读取沟道层的相对端并且在与所述衬底的表面基本平行的第一方向上延伸。8.根据权利要求7所述的半导体器件，其中，所述写入位线在第二方向上延伸，所述第二方向基本平行于所述衬底的表面以及垂直于所述第一方向，以及其中，所述写入字线在与所述衬底的表面基本垂直的第三方向上延伸。9.根据权利要求8所述的半导体器件，其中，导电载体在所述读取沟道层中在所述第二方向上传导，以及所述导电载体在所述写入沟道层中在所述第三方向上传导。10.一种半导体器件，其包括第一单元半导体元件和第二单元半导体元件，所述第一单元半导体元件和所述第二单元半导体元件彼此相邻地被设置在衬底之上，其中，所述第一单元半导体元件包括彼此电连接的第一读取晶体管和第一写入晶体管，其中，所述第二单元半导体元件包括彼此电连接的第二读取晶体管和第二写入晶体管，其中，所述第一读取晶体管的第一读取栅电极层和所述第二读取晶体管的第二读取栅电极层被设置成在与所述衬底的表面基本垂直的方向上彼此间隔开，以及其中，所述第一写入晶体管的第一写入沟道层和所述第二写入晶体管的第二写入沟道层在与所述衬底的表面基本垂直的所述方向上设置在所述第一读取栅电极层和所述第二读取栅电极层之间。
11.根据权利要求10所述的半导体器件，其中，所述第一单元半导体元件和所述第二单元半导体元件彼此电隔离。12.根据权利要求10所述的半导体器件，其中，所述第一写入沟道层和所述第二写入沟道层均在与所述衬底的表面基本垂直的所述方向上延伸。13.根据权利要求10所述的半导体器件，其中，所述第一写入沟道层和所述第二写入沟道层被设置成沿着与所述衬底的表面基本平行的方向彼此间隔开；以及其中，所述第一写入沟道层被设置成沿着与所述衬底的表面基本平行的所述方向而与所述第二写入沟道层部份地重叠。14.根据权利要求10所述的半导体器件，其中，所述第一读取栅电极层和所述第二读取栅电极层被设置成沿着与所述衬底的表面基本垂直的所述方向而彼此重叠。15.根据权利要求10所述的半导体器件，其中，在与所述衬底的表面基本平行的横截面上，所述第一读取栅电极层的横截面面积大于所述第一写入沟道层的横截面面积，以及其中，在与所述衬底的表面基本平行的横截面上，所述第二读取栅电极层的横截面面积大于所述第二写入沟道层的横截面面积。16.根据权利要求10所述的半导体器件，其中，在与所述衬底的表面基本平行的横截面上，所述第一读取栅电极层的横截面面积或者所述第二读取栅电极层的横...

【专利技术属性】
技术研发人员：林米乐，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：