半导体结构及其形成方法技术

本公开提供了一种半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，衬底包括中心区和外围区；在衬底上形成导电层，导电层在衬底上的正投影覆盖中心区和所述外围区；对导电层进行图案化处理，以在外围区形成外围图案；在导电层远离衬底的一侧形成掩膜层，掩膜层包括第一掩膜图案，第一掩膜图案在衬底上的正投影位于中心区；以第一掩膜图案为掩膜对导电层进行蚀刻，以在中心区形成第一目标图案。本公开提供的方法通过在外围区的导电层形成外围图案，并以具有第一掩膜图案的掩膜层为掩膜对导电层进行蚀刻，以克服中心区和外围区由于负载效应而带来的高度差问题，提高了图案化工艺的精准度，进而提升了器件的良率。良率。良率。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本公开涉及半导体
，具体而言，涉及一种半导体结构及其形成方法。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)因其体积小、传输数据速度快、集成度高等特点被广泛应用于手机、平板电脑等智能设备上。随着终端设备的尺寸不断减小，存储器的尺寸也不断微缩，因此，对存储器的工艺制程的要求也越来越高，存储器的分布密度是制约至存储器存储能力和容量的因素之一。
[0003]目前，在存储器的工艺制程中，由于负载效应使得中心区域的掩膜图案和周边区域的掩膜图案之间具有高度差，导致在图形转移时会产生缺陷，从而导致器件的性能下降。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]有鉴于此，本公开提供了一种半导体结构及其形成方法，通过该形成方法形成的半导体结构，克服了由于中心区和边缘区的负载效应引起的掩膜图案之间的高度差所引起的图形转移缺陷，提高了图案化工艺的准确性。
[0006]本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
[0007]根据本公开的一个方面，提供了一种半导体结构的形成方法，该形成方法包括：
[0008]提供衬底，所述衬底包括中心区和外围区；
[0009]在所述衬底上形成导电层，所述导电层在所述衬底上的正投影覆盖所述中心区和所述外围区；
[0010]对所述导电层进行图案化处理，以在所述外围区形成外围图案；
[0011]在所述导电层远离所述衬底的一侧形成掩膜层，所述掩膜层包括第一掩膜图案，所述第一掩膜图案在所述衬底上的正投影位于所述中心区；
[0012]以所述第一掩膜图案为掩膜对所述导电层进行蚀刻，以在所述中心区形成第一目标图案。
[0013]在本公开的一些实施例中，基于前述方案，在所述导电层远离所述衬底的一侧形成掩膜层，所述掩膜层包括第一掩膜图案，所述第一掩膜图案在所述衬底上的正投影位于所述中心区，包括：
[0014]在所述导电层的表面形成第一掩膜层，所述第一掩膜层填满所述外围图案；
[0015]在所述第一掩膜层的表面形成第二掩膜层，所述第二掩膜层包括多个间隔分布的掩膜结构，所述掩膜结构在所述衬底上的正投影位于所述中心区；
[0016]在所述第二掩膜层的表面形成第三掩膜层，所述第三掩膜层填满各所述掩膜结构之间的间隙；
[0017]在所述第三掩膜层的表面形成光阻层，所述光阻层包括显影区，所述显影区在所述衬底上的正投影与部分所述掩膜结构在所述衬底上的正投影重叠；
[0018]以所述第一掩膜层为蚀刻停止层在所述显影区对所述第三掩膜层和所述第二掩膜层进行刻蚀；
[0019]去除所述光阻层和所述第三掩膜层，以在所述中心区形成所述第一掩膜图案。
[0020]在本公开的一些实施例中，基于前述方案，所述第三掩膜层为旋涂有机碳层。
[0021]在本公开的一些实施例中，基于前述方案，以所述第一掩膜层为蚀刻停止层在所述显影区对所述第三掩膜层和第二掩膜层进行刻蚀，包括：
[0022]采用第一蚀刻气体对所述第三掩膜层进行干法蚀刻直至露出所述掩膜结构的顶面；所述第一蚀刻气体包括氢气、氮气或甲烷、氧气；
[0023]以所述第一掩膜层为蚀刻停止层，采用第二蚀刻气体蚀刻掩膜结构，所述第二蚀刻气体包括四氟甲烷、八氟环丁烷或全氟丁二烯。
[0024]在本公开的一些实施例中，基于前述方案，所述去除所述光阻层和第三掩膜层，以在所述中心区形成所述第一掩膜图案，包括：
[0025]采用灰化工艺去除所述光阻层；
[0026]采用氢气和氮气或甲烷和氧气蚀刻所述旋涂有机碳层，以在所述中心区形成所述第一掩膜图案。
[0027]在本公开的一些实施例中，基于前述方案，所述衬底还包括套刻标记区；所述导电层在所述衬底上的正投影同时覆盖所述套刻标记区；在形成所述掩膜层之前，所述方法还包括：
[0028]对所述导电层进行图案化处理，以在所述套刻标记区形成套刻标记图案。
[0029]在本公开的一些实施例中，基于前述方案，所述衬底还包括阵列区，所述导电层在所述衬底上的正投影同时还覆盖所述阵列区；所述掩膜层还包括多个第二掩膜图案；多个所述第二掩膜图案在所述衬底上的正投影位于所述阵列区；所述方法还包括：
[0030]以所述第二掩膜图案为掩膜对所述导电层进行蚀刻，以在所述阵列区形成第二目标图案。
[0031]在本公开的一些实施例中，基于前述方案，在形成所述目标图案之后，去除剩余的所述第一掩膜层和剩余的所述第二掩膜层。
[0032]在本公开的一些实施例中，基于前述方案，所述以所述掩膜层为掩膜对所述导电层进行蚀刻，以在所述中心区形成第一目标图案，包括：
[0033]以所述第二掩膜层为掩膜依次分别采用第三蚀刻气体和第四蚀刻气体对所述第一掩膜层和所述导电层进行干法蚀刻，以形成所述第一目标图案，所述第三蚀刻气体包括氧气或氢气，所述第四蚀刻气体包括六氟化硫。
[0034]根据本公开的另一个方面，提供了一种半导体结构，该半导体结构由上述半导体结构的形成方法所形成。
[0035]本公开提供的半导体结构的形成方法，通过在外围区的导电层形成外围图案，并通过具有第一掩膜图案的掩膜层对导电层进行蚀刻，以形成第一目标图案，克服了由于中心区和外围区由于负载效应而引起的高度问题，消除了图案转移时产生的蚀刻缺陷，提高了图案化工艺的准确性，进而提升了器件的良率；
等仅作为标记使用，不是对其对象的数量限制。
[0050]在相关技术中，半导体的制备常采用自对准多图案化工艺以提高器件制备的精准度，例如，可采用自对准双重图案工艺(Self
‑
Aligned Double Patterning，SADP)或自对准四重图案工艺(Self
‑
Aligned Quadruple Patterning，SAQP)。具体的，如图1
‑
图5所示，在制备存储器的制程中，在衬底100上形成导电层300，衬底100包括中心区C和外围区P。其中，在衬底100上形成导电层300后，首先在外围区P的导电层300上形成套刻标记，再通过掩膜结构420对中心区C和外围区P同时进行蚀刻，由于负载效应，导致在形成掩膜结构420时，中心区C和外围区P之间存在高度差，通过掩膜结构420进行图案转移时会造成图形缺陷800，例如，在外围区P上，通过上述掩膜结构420形成的图案化导电结构内会存在金属残留，导致导电结构发生短路，从而影响整个器件的性能。
[0051]基于此，本公开实施方式提供了一种半导体结构的形成方法，如图6所示，结合图7
‑
图12，该形成方法包括：步骤S100～步骤S500。...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括中心区和外围区；在所述衬底上形成导电层，所述导电层在所述衬底上的正投影覆盖所述中心区和所述外围区；对所述导电层进行图案化处理，以在所述外围区形成外围图案；在所述导电层远离所述衬底的一侧形成掩膜层，所述掩膜层包括第一掩膜图案，所述第一掩膜图案在所述衬底上的正投影位于所述中心区；以所述第一掩膜图案为掩膜对所述导电层进行蚀刻，以在所述中心区形成第一目标图案。2.根据权利要求1所述的形成方法，其特征在于，在所述导电层远离所述衬底的一侧形成掩膜层，所述掩膜层包括第一掩膜图案，所述第一掩膜图案在所述衬底上的正投影位于所述中心区，包括：在所述导电层的表面形成第一掩膜层，所述第一掩膜层填满所述外围图案；在所述第一掩膜层的表面形成第二掩膜层，所述第二掩膜层包括多个间隔分布的掩膜结构，所述掩膜结构在所述衬底上的正投影位于所述中心区；在所述第二掩膜层的表面形成第三掩膜层，所述第三掩膜层填满各所述掩膜结构之间的间隙；在所述第三掩膜层的表面形成光阻层，所述光阻层包括显影区，所述显影区在所述衬底上的正投影与部分所述掩膜结构在所述衬底上的正投影重叠；以所述第一掩膜层为蚀刻停止层在所述显影区对所述第三掩膜层和所述第二掩膜层进行刻蚀；去除所述光阻层和所述第三掩膜层，以在所述中心区形成所述第一掩膜图案。3.根据权利要求2所述的形成方法，其特征在于，所述第三掩膜层为旋涂有机碳层。4.根据权利要求2所述的形成方法，其特征在于，以所述第一掩膜层为蚀刻停止层在所述显影区对所述第三掩膜层和第二掩膜层进行刻蚀，包括：采用第一蚀刻气体对所述第三掩膜层进行干法蚀刻直至露出所述掩膜结构的顶面；所述第一蚀刻气体包括氢气、氮气或甲烷、氧...

【专利技术属性】
技术研发人员：朱顺，李逛城，方淼焱，施露安，张文杰，郑标，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：