半导体结构及其形成方法技术

本公开提供了一种半导体结构及其形成方法，涉及半导体技术领域。该半导体结构包括：衬底；第一膜层结构形成于衬底上，第一膜层结构包括多个第一半导体层、介质层和第二半导体层；阻隔层位于第一膜层结构的顶面上；沟道孔穿过阻隔层、第二半导体层和介质层，以露出第一半导体层，沟道孔与第一半导体层一一对应；第二膜层结构包括沟道层、栅极介质层和栅极层，沟道层和栅极介质层随形设置于沟道孔内，并延伸至阻隔层的顶面上，栅极层覆盖于栅极介质层上，并填充沟道孔。该结构通过在第一膜层结构和第二膜层结构之间设置阻隔层，以增加栅极和漏极之间的距离，降低栅极和漏极之间的耦合作用，且阻隔层可以防止氢元素在器件中的累积，减小漏电电流。减小漏电电流。减小漏电电流。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本公开涉及半导体
，具体而言，涉及一种半导体结构及其形成方法。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory，DRAM)具有体积小、传输速度快、集成度高等特点，被广泛应用于智能设备上。由于终端设备的不断减小，使得存储器的尺寸也不断微缩。CAA(Channel All Around，垂直环形沟道结构)作为一种3D存储器，打破了平面存储器的壁垒，使得存储器结构向三维空间方向发展，提高了存储器的集成度。
[0003]目前，3D存储器可实现使多个存储单元在垂直于衬底方向上排布，但由于存储器尺寸以及制作工艺的限制，存储单元中的栅极层与漏极之间易发生耦合作用，导致GIDL(Gate
‑
induced Drain Leakage，栅诱导漏极电流)升高，影响器件的整体性能。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]有鉴于此，提供了一种半导体结构，降低了漏极与栅极之间的耦合作用，减小了GIDL，同时防止氢元素在沟道中累积，减小漏电电流。
[0006]本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
[0007]根据本公开的一个方面，提供了一种半导体结构，该半导体结构包括：衬底；
[0008]第一膜层结构，形成于所述衬底上，所述第一膜层结构包括多个第一半导体层、介质层和第二半导体层，多个所述第一半导体层间隔分布于所述衬底上，所述介质层填充于多个所述第一半导体层之间的间隙，且覆盖所述第一半导体层的顶面；
[0009]阻隔层，所述阻隔层位于所述第一膜层结构的顶面上；
[0010]沟道孔，所述沟道孔穿过所述阻隔层、所述第二半导体层和所述介质层，以露出所述第一半导体层，所述沟道孔与所述第一半导体层一一对应；
[0011]第二膜层结构，所述第二膜层结构包括沿远离所述衬底方向依次设置的沟道层、栅极介质层和栅极层，所述沟道层和所述栅极介质层随形设置于所述沟道孔内，并延伸至所述阻隔层的顶面上，所述栅极层覆盖于所述栅极介质层上，并填充所述沟道孔。
[0012]在本公开的一些实施例中，基于前述方案，所述第一半导体层和所述第二半导体层为铟镓锌氧化物膜层。
[0013]在本公开的一些实施例中，基于前述方案，所述沟道层与所述第一半导体层和/或所述第二半导体层的材料相同。
[0014]在本公开的一些实施例中，基于前述方案，所述栅极层包括叠设的第一栅极层和第二栅极层，所述第一栅极层和所述第二栅极层的功函数不同。
[0015]在本公开的一些实施例中，基于前述方案，所述阻隔层包括硅、氮、硼、碳元素中的
任一种或者多种。
[0016]根据本公开的另一个方面，提供了一种半导体结构的形成方法，该形成方法包括：提供衬底；
[0017]在所述衬底上形成第一膜层结构，所述第一膜层结构包括依次形成于所述衬底上的多个第一半导体层、介质层、第二半导体层，多个所述第一半导体层间隔分布于所述衬底上，所述介质层填充于多个所述第一半导体层之间的间隙且覆盖所述第一半导体层的顶面；
[0018]在所述第二半导体层上形成阻隔层；
[0019]对所述阻隔层和所述第一膜层结构进行蚀刻，以形成多个沟道孔，所述沟道孔穿过所述阻隔层、所述第二半导体层和所述介质层，以露出所述第一半导体层，所述沟道孔与所述第一半导体层一一对应；
[0020]形成第二膜层结构，所述第二膜层结构包括沿远离所述衬底方向依次设置的沟道层、栅极介质层和栅极层，所述沟道层和所述栅极介质层随形形成于所述沟道孔内，并延伸至所述阻隔层的顶面上，所述栅极层覆盖于所述栅极介质层上，并填充所述沟道孔。
[0021]在本公开的一些实施例中，基于前述方案，形成所述第二膜层结构之后，所述方法还包括：
[0022]以所述阻隔层为蚀刻停止层，对所述第二膜层结构进行蚀刻，使所述沟道层、所述栅极介质层和所述栅极层的侧面在垂直于所述衬底的方向上齐平，以形成多个半导体结构，所述半导体结构与所述沟道孔一一对应。
[0023]在本公开的一些实施例中，基于前述方案，所述方法还包括：
[0024]在形成所述第一半导体层后，对所述第一半导体层进行热处理；
[0025]在形成所述第二半导体层后，对所述第二半导体层进行热处理。
[0026]在本公开的一些实施例中，基于前述方案，所述第一半导体层和所述第二半导体层为铟镓锌氧化物膜层。
[0027]在本公开的一些实施例中，基于前述方案，所述沟道层与所述第一半导体层和/或所述第二半导体层的材料相同。
[0028]本公开提供了一种半导体结构，该半导体结构包括衬底，设置于衬底上的第一膜层结构和第二膜层结构，第一膜层结构和第二膜层结构之间设置有阻隔层，一方面，通过阻隔层的设置，可以增加栅极和漏极之间的距离，降低栅极和漏极之间的耦合作用，减小栅诱导漏极电流；另一方面，通过阻隔层的设置，可以防止外部氢元素累积于沟道内，降低漏电；第三方面，阻隔层在器件的形成过程中可以作为蚀刻停止层，防止膜层的过刻蚀。
[0029]本公开还提供了一种半导体结构的形成方法，通过在衬底上形成第一膜层结构和第二膜层结构，并在第一膜层结构和第二膜层结构之间形成阻隔层，以增加器件中栅极和漏极之间的距离，降低栅极和漏极之间的耦合作用，减小栅诱导漏极电流；阻隔层在器件的形成过程中可以作为蚀刻停止层，防止膜层的过刻蚀；该形成方法工艺上简单且易实现。
[0030]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
[0031]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0032]图1为本公开示例性实施例中的一种现有存储单元的三维剖面图。
[0033]图2为本公开示例性实施例中的一种现有存储单元中MIM结构的结构示意图。
[0034]图3
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图5为本公开示例性实施例中的一种现有存储单元形成过程的结构示意图。
[0035]图6为本公开示例性实施例中的图5提供的存储单元的俯视结构示意图。
[0036]图7为本公开示例性实施例中的一种现有技术中的存储单元的形成方法的流程图。
[0037]图8为本公开示例性实施例中的一种半导体结构的结构示意图。
[0038]图9
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图19为本公开示例性实施例中的一种半导体结构的形成过程的结构示意图。
[0039]图2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；第一膜层结构，形成于所述衬底上，所述第一膜层结构包括多个第一半导体层、介质层和第二半导体层，多个所述第一半导体层间隔分布于所述衬底上，所述介质层填充于多个所述第一半导体层之间的间隙，且覆盖所述第一半导体层的顶面；阻隔层，所述阻隔层位于所述第一膜层结构的顶面上；沟道孔，所述沟道孔穿过所述阻隔层、所述第二半导体层和所述介质层，以露出所述第一半导体层，所述沟道孔与所述第一半导体层一一对应；第二膜层结构，所述第二膜层结构包括沿远离所述衬底方向依次设置的沟道层、栅极介质层和栅极层，所述沟道层和所述栅极介质层随形设置于所述沟道孔内，并延伸至所述阻隔层的顶面上，所述栅极层覆盖于所述栅极介质层上，并填充所述沟道孔。2.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体层和所述第二半导体层为铟镓锌氧化物膜层。3.根据权利要求1所述的半导体结构，其特征在于，所述沟道层与所述第一半导体层和/或所述第二半导体层的材料相同。4.根据权利要求1所述的半导体结构，其特征在于，所述栅极层包括叠设的第一栅极层和第二栅极层，所述第一栅极层和所述第二栅极层的功函数不同。5.根据权利要求1所述的半导体结构，其特征在于，所述阻隔层包括硅、氮、硼、碳元素中的任一种或者多种。6.一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成第一膜层结构，所述第一膜层结构包括依次形成于所述衬底上的多个第一半导体层、介质层、第二半导体层，多个所述...

【专利技术属性】
技术研发人员：李泽伦，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：