应用于EEPROM的灵敏放大器制造技术

本发明专利技术公开了一种应用于ＥＥＰＲＯＭ的灵敏放大器，要解决的技术问题是加快了ＥＥＰＲＯＭ的读取速度。本发明专利技术的应用于ＥＥＰＲＯＭ的灵敏放大器，使能控制电路连接负载控制电路和判决电路，判决电路的输入端连接有同步时钟预充电路；同步时钟预充电路由第三ＰＭＯＳ管构成，其栅极接同步时钟信号，源极接电源，漏极连接使能控制电路与判决电路之间的位线和判决电路的输入端。本发明专利技术与现有技术相比，判决电路的输入端连接同步时钟预充电路，通过由同步时钟相位控制的预充电路产生一条预充路径，对位线进行预充，使该灵敏放大器电路具有更快的读取速度，本发明专利技术通过增加使能模式，可根据应用需要将整个灵敏放大器关闭，达到降低功耗的目的。

【技术实现步骤摘要】

本专利技术涉及一种电可擦除可编程只读存储器，特别是一种电可擦除可编程只 读存储器的放大器。
技术介绍
EEPROM (Electrically Erasable Programmable Read Only Memory,电可擦除 可编程只读存储器)是目前广泛应用的非挥发性存储器，把存储单元里的信息 正确的读出是整个存储器最关键的操作，而完成这一操作的最核心电路是灵敏 放大器电路。随着应用需求的增加，低电源电压低功耗的EEPROM逐渐成为 EEPROM的设计和发展方向，对于嵌入式的EEPROM更是如此。由于位线上的 各种寄生电容并未随着工作电压的降低和工作电流的下降而有所减小，因此在 低电源电压低功耗EEPROM中，位线上的充电速度大大低于在更高电压下工作 的EEPROM， EEPROM的读取速度也因此受到很大影响，这也在一定程度上限 制了 EEPROM的应用范围。
技术实现思路
本专利技术的目的是提供一种应用于EEPROM的灵敏放大器，要解决的技术问 题是加快了 EEPROM的读取速度。本专利技术采用以下技术方案 一种应用于EEPROM的灵敏放大器，使能控制 电路连接负载控制电路和判决电路，所述判决电路的输入端连接有同步时钟预 充电路；所述同步时钟预充电路由第三PMOS管构成，其栅极接同步时钟信号，源极接电源，漏极连接使能控制电路与判决电路之间的位线和判决电路的输入 端c本专利技术的使能控制电路设有第一 NMOS管和第一 PMOS管；第一 PMOS 管的栅极接使能控制信号，源极与负载控制电路相连，漏极连接位线和判决电 路输入端；第一NMOS管的栅极接使能控制信号，漏极连接位线和判决电路输 入端，源极接地。本专利技术的负载控制电路由第零PMOS管构成，栅极接偏置电压，源极接电源，漏极连接使能控制电路的第一PMOS管的源极。本专利技术的判决电路由第二 NMOS管和第二 PMOS管组成反相器，两栅极连接构成反相器的输入端，连接位线，两漏极连接构成输出端，第二NMOS管源极接地，第二 PMOS管源极接同步时钟预充电路的第三NMOS管的源极。 本专利技术的判决电路的输出端接数据锁存器的输入端。 本专利技术的判决电路的输入端经译码电路接存储单元阵列。 本专利技术与现有技术相比，判决电路的输入端连接同步时钟预充电路，通过由同步时钟相位控制的预充电路产生一条预充路径，对位线进行预充，使该灵敏放大器电路具有更快的读取速度，另外，本专利技术通过增加使能模式，可根据应用需要将整个灵敏放大器关闭，达到降低功耗的目的。附图说明图1是本专利技术实施例的电路原理图。 图2是本专利技术实施例的电路工作时序图。 具体实施例方式下面结合附图和实例对本专利技术作进一步详细的说明。如图1所示，本专利技术 的应用于EEPROM的灵敏放大器，包括使能控制电路106、负载控制电路105、判决电路103和同步时钟预充电路104四个部分。使能控制电路106连接负载 控制电路105和判决电路103，使能控制电路106与判决电路103之间连线构成 位线107，同步时钟预充电路104接判决电路103的输入端。判决电路103的输 出端接数据锁存器108,判决电路103的输入端经译码电路102接存储单元阵列 101。使能控制电路106设有第一 NMOS管MN1和第一PMOS管MP1 ， MP1 管的栅极接使能控制信号ENB，源极与负载控制电路105的第零PMOS管MP0 的漏极相连，漏极连接位线和判决电路输入端。MN1管的栅极接使能控制信号， 漏极连接位线和判决电路输入端，源极连接地GND。输出端为位线107。使能 控制信号为异歩控制信号，通过控制该信号能将所述灵敏放大器关断,进入低 功耗状态。负载控制电路105为一个电流源电路，由第零PMOS管MPO构成，栅极接 偏置电压Vbias，源极连接电源VDD，漏极连接使能控制电路的MP1管的源极。判决电路103由第二NMOS管MN2和第二PMOS管MP2组成反相器INV1 ， MN2管和MP2管两栅极连接构成反相器INV1的输入端，连接位线107，两漏 极连接构成输出端，连接数据锁存器109的输入端。MN2管源极连接地GND， MP2管源极接同步时钟预充电路104的第三NMOS管MP3的源极。同步时钟预充电路104由第三PMOS管MP3构成一条充电路径，其栅极连 接同步时钟信号，源极连接电源VDD，漏极连接位线和判决电路的输入端。同 步时钟预充电路的控制信号为同步时钟信号，不需要引入额外的控制信号。CLKB信号为时钟信号CLK的逻辑取反信号，"ENB+CLKB"表示ENB 信号和CLKB信号的逻辑或运算。当控制信号ENB为高电平时，MP1关断，MN1将位线107下拉至零电平，此时预充电路104中的MP3关断，判决电路输出固定的高电平，整个灵敏放大 器不工作，其整体功耗也仅仅表现为泄露功耗，近似为零；当控制信号ENB为 低电平时，MN1关断，MP1导通，负载电路105中的MP0通过MP1直接与位 线107连接，进行正常的判决，此时由于ENB为低电平，预充电路104中的 MP3管完全由时钟信号CLKB控制。为使灵敏放大器能正常工作，其参考电流Iref须满足条件:Ierase<Iref<Iprog; 其中，Ierase为被擦除的(erased) EEPROM单元在读操作时的工作电流，Iprog 为被编程的(programmed) EEPROM单元在读操作时的工作电流。在进行读操作时，若选中的EEPROM单元为被擦除的单元，其开启阈值 VthO大于判决电压Vref，其下拉电流Ierase小于负载电路105提供的参考电流 Iref，位线107将被拉高，经判决电路103反相器整形之后输出低电平；若选中 的EEPROM单元为被编程的单元，其开启阈值Vthl小于判决电压Vref，其下 拉电流Iprog大于负载电路105提供的参考电流Iref，位线107将被拉低，经判 决电路103反相器整形之后输出高电平。所述MP3管受同步时钟CLK控制在CLK上升沿，数据锁存器108将读 取的单元数据锁存，同时CLKB变为低电平，MP3管导通，对位线107充电， 直至将位线107充电至电源电平VDD。在CLK为高电平期间，位线107上的电 压变化及其引起的判决电路翻转都不会引起数据锁存器108的输出变化;在CLK 下降沿，CLKB为高电平，MP3管关断，位线107不受影响。此时译码电路102 从存储单元阵列101中选出相应的单元，根据单元中的电流大小与参考电流Iref 的大小对比确定选中的单元是被擦除的还是被编程的，由判决电路103输出判 决结果。本专利技术的应用于EEPROM的灵敏放大器电路与EEPROM的相应时序控制电路配合工作。如图2所示，时序均在使能控制信号ENB为低电平时实现。与常见灵敏放 大器相同，EEPROM的地址锁存器在读取时钟CLK的下降沿将地址信号ADDR 锁存，译码器经过Atl延时之后输出有效的字线信号WLx，选中相应的存储单 元，此时位线107在负载电路105的上拉作用和被选中存储单元的下拉作用下 开始电平变化，判决电路103将最终的判决输出109送入数据锁存器108，并在 时钟信号CLK的上升沿将数据锁存，得到最终的数据输出110。图2中的Atl 为地址本文档来自技高网...

【技术保护点】
一种应用于ＥＥＰＲＯＭ的灵敏放大器，使能控制电路（１０６）连接负载控制电路（１０５）和判决电路（１０３），其特征在于：所述判决电路（１０３）的输入端连接有同步时钟预充电路（１０４）；所述同步时钟预充电路（１０４）由第三ＰＭＯＳ管（ＭＰ３）构成，其栅极接同步时钟信号，源极接电源，漏极连接使能控制电路（１０６）与判决电路（１０３）之间的位线（１０７）和判决电路（１０３）的输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：王振华，武岳山，孔令荣，熊立志，
申请(专利权)人：深圳市远望谷信息技术股份有限公司，
类型：发明
国别省市：94[中国|深圳]