一种芯片封装方法及其制品技术

本发明专利技术涉及半导体封装技术领域，公开了一种芯片封装方法及其制品，其封装方法包括：以封装基板上引脚分布的对称线为基准，将封装基板分为两部分，并选取其中一部分作为封装部进行封装；所述对称线两侧的引脚设置相同；所述封装基板上装配有晶粒，且所述晶粒的第一逻辑电路和第二逻辑电路所在的区域分别与封装基板的两部分对齐。本发明专利技术能够优化芯片设置成本，并进一步减小芯片占用体积。并进一步减小芯片占用体积。并进一步减小芯片占用体积。

【技术实现步骤摘要】
一种芯片封装方法及其制品


[0001]本专利技术涉及半导体封装
，具体涉及一种芯片封装方法及其制品。

技术介绍

[0002]半导体制造的工艺过程由晶圆制造、晶圆测试、芯片封装、测试以及后期的成品入库所组成。
[0003]晶圆制造主要是在晶圆上制作电路与镶嵌电子元件(如电晶体、电容、逻辑闸等)，是所需技术最复杂且资金投入最多的过程。晶圆上形成电路，晶圆经过划片工艺后，表面上会形成一道一道小格，每个小格就是一个晶粒(Die)，即一个独立的集成电路。将晶粒进一步分割出来，将每个晶粒与外部电路相连并封装保护进而形成芯片。
[0004]在单个的晶粒中，往往是单个完整的电路，而为了匹配实际应用市场对于效率或是存储空间的需要，现今常用的存储芯片中，单个晶粒里面的电路存在彼此串联的双逻辑电路。而为了生产方便以及控制生产成本，一条晶粒生产线中往往是针对性加工同一种晶粒，即针对性加工双逻辑电路类型的晶粒。但是，随着市场的多样性变化，对于一些存储空间需求较小的，而尺寸要求较高的器件而言，则对单逻辑电路类型的芯片同样存在需求，但是若再开设单逻辑电路类型的晶粒加工线，涉及的加工成本是巨大的，可行度不高。
[0005]此外，在现有存储芯片的二级封装中，双逻辑电路类型的芯片对应的封装基板面积较大，需要的封装区域面积较大，这也阻碍了存储芯片体积、及相关元器件体积的小型化。

技术实现思路

[0006]本专利技术意在提供一种芯片封装方法及其制品，能够优化芯片设置成本，并进一步减小芯片占用体积。
[0007]为达到上述目的，本专利技术提供的基础方案为：
[0008]方案一
[0009]一种芯片封装方法，以封装基板上引脚分布的对称线为基准，将封装基板分为两部分，并选取其中一部分作为封装部进行封装；所述对称线两侧的引脚设置相同；所述封装基板上装配有晶粒，且所述晶粒的第一逻辑电路和第二逻辑电路所在的区域分别与封装基板的两部分对齐。
[0010]进一步，在将封装基板划分为两部分时，按照预设切割线对装配有晶粒的封装基板进行切割；所述预设切割线与引脚分布的对称线重合或设置在引脚分布的对称线的非封装侧。
[0011]进一步，所述封装基板上的引脚为焊料球。
[0012]进一步，所述引脚设于封装基板的底面上。
[0013]进一步，在划分封装基板后，还进行塑封；所述塑封包括采用包封材料，对装配有晶粒的封装基板进行包封；且包封时，保持引脚露出。
[0014]进一步，在封装完成后，将装配有晶粒的封装基板贴装在PCB板或PWB板上。
[0015]进一步，在对装配有晶粒的封装基板进行切割时，采用切割刀进行四次切割；第一次切割时，按照预设切割线对晶粒进行微切，切割深度为晶粒总高度的18％—23％；第二次切割时，按照预设切割线基于第一次切割的割道，对晶粒进行彻底切割，完成晶粒部分的切割；第三次切割时，按照预设切割线基于第二次切割的割道，对封装基板进行微切，切割深度为封装基板总高度的30％—40％；第四次切割时，按照预设切割线基于第三次切割的割道，对封装基板进行彻底切割，进而完成对装配有晶粒的封装基板的完整切割。
[0016]进一步，在第一次切割和第三次切割时，切割刀的切割速度为56mm/s以上；在第二次切割时，切割刀的切割速度为25mm/s以上，并且切割刀在切割边缘区域时，其切割速度控制为25mm/s—32mm/s；切割刀在切割中部区域时，其切割速度控制为36mm/s—42mm/s；所述边缘区域为预设切割线的前段15％的部分和后段15％的部分。
[0017]方案二
[0018]一种芯片封装制品，采用如方案一所述的一种芯片封装方法制得；包括封装基板和封装壳；所述封装壳用于包封封装基板；所述封装基板上装配有晶粒，且所述晶粒的第一逻辑电路和第二逻辑电路所在的区域分别与封装基板的两部分对齐；所述芯片封装制品在PCB板上的封装区域为以封装基板上引脚分布的对称线为基准，将封装基板分为两部分，取其中一部分为封装区域；所述对称线两侧的引脚设置相同。
[0019]本专利技术的工作原理及优点在于：在封装时，仅封装部分的封装基板；能够缩减封装基板贴装到PCB/PWB板上时所占用的面积，进而减小芯片在PCB/PWB板上的占用体积，有助于整体电子器件的进一步小型化。并且，在封装前，将封装基板上晶粒的第一逻辑电路和第二逻辑电路所在的区域定义为分别与封装基板的两部分对齐，并对此封装基板进行了简单的加工；能够为后续的部分式封装加工建立可靠的划分基础，以保证后续划分封装基板时，对于逻辑电路的划分准确，不影响电路运作效果的同时，可实现自双逻辑电路类型芯片到单逻辑电路类型芯片的转换；无需单独设立新的晶粒生产线，可完美兼容现有的芯片组件，利用现有组件及生产线，延伸得到不同类型的芯片，优化芯片设置成本。
[0020]更进一步地，本方案虽然仅采用封装基板的部分结构参与封装，但能够保证芯片正常运作，实现小型化的同时，保有芯片的正常功能。重点在于，本方案发现了在现有芯片封装中存在的问题；目前封装好的芯片中，以flash芯片为例，其封装基板上往往设置有多个引脚，在封装时，所有的引脚均会参与封装。但是实际上，在这些参与封装的引脚中，存在约半数的引脚，并没有起到实际的电性连通效果；且这些引脚的设置需要占用较大的封装基板表面位置，存在额外的成本浪费，也阻碍了芯片体积的进一步缩小。但实际上，此类的位置占用是可以取消的；而且，再细分封装基板上的引脚分布情况，为对称分布，且对称分布的两组引脚功能相同，同类功能的两组引脚之间具备可相互替换性。
[0021]本方案则首先发现了上述问题，并发现了基于双逻辑电路类型的芯片中，晶粒上的逻辑电路排布状况，现有晶粒具备配合封装基板参与再加工的条件；并通过选取封装基板的特定区域(以封装基板上引脚分布的对称线为基准，对称线两侧的引脚设置相同，取对称线两侧中一侧区域为特定区域)，参与到芯片封装体与PCB板的封装中，使得参与封装的引脚，能够满足芯片的连接功能需求的同时，精简了引脚设置量。并且，本方案仅需要对封装基板进行简单的结构及工艺改进，通过切分特定条件下的封装基板，完成对引脚设置量
和封装基板大小的同步减小，再利用塑封，保证切分后的封装基板的结构不易损伤；有助于进一步减小芯片占用体积，节省材料用量，优化芯片设置成本。
[0022]此外，本方案之所以能够完成对封装基板的再划分，并保有其功能，重点在于：本方案的切割对象为装配有晶粒的封装基板，并预先对晶粒与封装基板的连接位置关系进行了特殊限定。在常规晶粒装配中，往往仅关注了晶粒与封装基板上的焊区连接关系，而并没有关注晶粒的各逻辑电路与封装基板上的对应位置关系。但实际上，通过细致调校各逻辑电路在封装基板上的放置位置，可使得整个封装体拥有更多的加工可能，本方案则通过严格限定逻辑电路与封装基板引脚分布的对应位置关系，使得封装体具备被切分的基础条件。并且，本方案在切割时设定了多次切割，且各次切割均按照特定的切割参数进行，能够有效克服晶粒及封装基板本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片封装方法，其特征在于，以封装基板上引脚分布的对称线为基准，将封装基板分为两部分，并选取其中一部分作为封装部进行封装；所述对称线两侧的引脚设置相同；所述封装基板上装配有晶粒，且所述晶粒的第一逻辑电路和第二逻辑电路所在的区域分别与封装基板的两部分对齐。2.根据权利要求1所述的一种芯片封装方法，其特征在于，在将封装基板划分为两部分时，按照预设切割线对装配有晶粒的封装基板进行切割；所述预设切割线与引脚分布的对称线重合或设置在引脚分布的对称线的非封装侧。3.根据权利要求1所述的一种芯片封装方法，其特征在于，所述封装基板上的引脚为焊料球。4.根据权利要求3所述的一种芯片封装方法，其特征在于，所述引脚设于封装基板的底面上。5.根据权利要求1所述的一种芯片封装方法，其特征在于，在划分封装基板后，还进行塑封；所述塑封包括采用包封材料，对装配有晶粒的封装基板进行包封；且包封时，保持引脚露出。6.根据权利要求5所述的一种芯片封装方法，其特征在于，在封装完成后，将装配有晶粒的封装基板贴装在PCB板或PWB板上。7.根据权利要求2所述的一种芯片封装方法，其特征在于，在对装配有晶粒的封装基板进行切割时，采用切割刀进行四次切割；第一次切割时，按照预设切割线对晶粒进行微切，切割深度为晶粒总高度的18％—23％；第二次切...

【专利技术属性】
技术研发人员：鲁大鹏，
申请(专利权)人：重庆中舜微电子有限公司，
类型：发明
国别省市：