一种半导体结构及其制作方法技术

本发明专利技术公开了一种半导体结构及其制作方法，属于半导体技术领域。所述半导体结构至少包括：衬底；至少两个第一类型半导体器件，设置在所述衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的所述衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；以及应力释放沟槽，位于在所述共享掺杂区覆盖的所述衬底中。通过本发明专利技术提供的半导体结构及其制作方法，可提高半导体结构的性能。性能。性能。

【技术实现步骤摘要】
一种半导体结构及其制作方法


[0001]本专利技术属于半导体
，特别涉及一种半导体结构及其制作方法。

技术介绍

[0002]在制备半导体结构时，为了提高半导体器件的性能。会在衬底上形成应力薄膜，并将应力薄膜中的应力转移至沟道中，从而提高电子迁移率。
[0003]但是，在一些半导体结构中，相邻的同类型的半导体器件共用一个掺杂区。共用掺杂区可减小半导体结构的体积，但是，相邻的同类型的半导体器件中沟道的应力会相互抑制，影响沟道中应力的效果，进而影响半导体结构的性能。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体结构及其制作方法，通过本专利技术提供的半导体结构及其制作方法，可避免应力的相互积压，并修复衬底损伤，提高半导体结构的性能。
[0005]为解决上述技术问题，本专利技术是通过以下技术方案实现的。
[0006]本专利技术提供一种半导体结构，至少包括：衬底；至少两个第一类型半导体器件，设置在所述衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的所述衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；以及应力释放沟槽，位于在所述共享掺杂区覆盖的所述衬底中。
[0007]在本专利技术一些实施例中，所述应力释放沟槽的开口宽度范围为5nm~10nm。
[0008]在本专利技术一些实施例中，所述应力释放沟槽的深度范围为30nm~50nm。
[0009]在本专利技术一些实施例中，所述应力释放沟槽的顶部填满介质层，未被所述介质层填充的所述应力释放沟槽形成应力释放空隙。
[0010]在本专利技术一些实施例中，所述应力释放空隙的深度范围为20nm~30nm。
[0011]在本专利技术一些实施例中，所述半导体结构包括多个凹部，所述凹部位于所述栅极两侧的衬底中。
[0012]在本专利技术一些实施例中，所述凹部的深度范围为8nm~15nm。
[0013]在本专利技术一些实施例中，所述半导体结构包括硅外延层，所述硅外延层位于所述凹部中。
[0014]在本专利技术一些实施例中，所述半导体结构包括接触孔蚀刻停止层，所述接触孔蚀刻停止层位于所述衬底和所述栅极上。
[0015]本专利技术还提供一种半导体结构的形成方法，至少包括以下步骤：提供一衬底；蚀刻所述衬底，形成应力释放沟槽；以及在所述衬底上形成至少两个第一类型半导体器件，所述第一类型半导体器件设置
在衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；其中，所述应力释放沟槽位于在所述共享掺杂区的所述衬底中。
[0016]综上所述，本专利技术提供的一种半导体结构及其制作方法，形成应力层和接触孔蚀刻停止层，意想不到的效果是为第一类型半导体器件的沟道提供张应力，为第二类型半导体器件的沟道提供压应力。同时通过在相邻的第一类型半导体器件之间的共享掺杂区下的衬底中设置应力释放间隙，释放相互挤压的张应力，进而提高应力层和接触孔蚀刻停止层在沟道中施加的张应力效果，进而增强第一类型半导体器件的电子迁移率。而第二类型半导体器件之间的共享掺杂区下的衬底中未设置应力释放间隙，在形成应力层时，相邻半导体器件之间的应力相互积压，可以抑制张应力对第二类型半导体器件的负作用。并且通过在栅极两侧的衬底中设置凹部，并在凹部中形成硅外延层，可修复形成侧墙时造成的衬底损伤，还可以形成抬高的掺杂区。
[0017]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0018]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1为一实施例中静态随机存取存储器的电路原理图。
[0020]图2为一实施例中静态随机存取存储器的器件分布图。
[0021]图3为一实施例中在衬底上形成图案化光阻层的结构示意图。
[0022]图4为一实施例中形成应力释放沟槽和浅沟槽的结构示意图。
[0023]图5为一实施例中形成应力释放空隙及浅沟槽隔离结构的结构示意图。
[0024]图6为一实施例中形成栅介质层和栅极的结构示意图。
[0025]图7为一实施例中形成凹部的结构示意图。
[0026]图8为一实施例中形成硅外延层的结构示意图。
[0027]图9为一实施例中形成掺杂区的结构示意图。
[0028]图10为一实施例中形成应力层的结构示意图。
[0029]图11为一实施例中形成金属硅化物层的结构示意图。
[0030]图12为一实施例中形成接触孔蚀刻停止层的结构示意图。
[0031]图13为一实施例中形成层间介质层和接触电极的结构示意图。
[0032]标号说明：101、衬底；1011、应力释放沟槽；1012、浅沟槽；102、图案化光阻层；1021、第一开口；1022、第二开口；1031、阻挡层；1032、浅沟槽隔离结构；1033、应力释放空隙；104、栅介质层；105、栅极；106、侧墙；1061、氧化硅层；1062、氮化硅层；107、凹部；108、硅外延层；109、掺杂区；1091、共享掺杂区；110、应力层；111、金属硅化物层；112、接触孔蚀刻停止层；113、层间介质层；114、接触电极。
具体实施方式
[0033]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0034]本专利技术提供一种半导体集成器件，半导体集成器件包括静态随机存取存储器和逻辑电路，静态随机存取存储器的电路原理图如图1所示，包括两个驱动晶体管，第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，第一传输晶体管PG1和第二传输晶体管PG2。
[0035]进一步地，两个负载晶体管为PMOS(positive channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)，两个驱动晶体管为NMOS（N型金属
‑
氧化物
‑
半导体，N
‑
Metal
‑
Oxide
‑
Semiconductor），从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管为拉向电源线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，至少包括：衬底；至少两个第一类型半导体器件，设置在所述衬底上，每个所述第一类型半导体器件包括栅极和掺杂区，所述掺杂区设置在所述栅极两侧的所述衬底中，且所述掺杂区包括共享掺杂区，所述共享掺杂区位于两个所述第一类型半导体器件之间；以及应力释放沟槽，位于在所述共享掺杂区覆盖的所述衬底中。2.根据权利要求1所述的半导体结构，其特征在于，所述应力释放沟槽的开口宽度范围为5nm~10nm。3.根据权利要求1所述的半导体结构，其特征在于，所述应力释放沟槽的深度范围为30nm~50nm。4.根据权利要求1所述的半导体结构，其特征在于，所述应力释放沟槽的顶部填满介质层，未被所述介质层填充的所述应力释放沟槽形成应力释放空隙。5.根据权利要求4所述的半导体结构，其特征在于，所述应力释放空隙的深度范围为20nm~30nm。6.根据权利要求1所述的半导体结构，其特征在于，所述半...

【专利技术属性】
技术研发人员：陈兴，黄普嵩，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：