半导体器件及其制备方法技术

本申请涉及一种半导体器件及其制备方法。所述半导体器件，包括：衬底、第一导电类型的外延层、第二导电类型的埋层、栅极结构、覆盖介质层、栅极引出电极、引出孔、源极引出电极以及隔离绝缘层。其中，覆盖介质层覆盖栅极结构；覆盖介质层内具有开口，开口暴露出栅极结构。栅极引出电极至少位于开口内，与栅极结构相接触。引出孔位于开口内，沿厚度方向贯穿栅极引出电极、栅极结构，以暴露出第二导电类型的埋层。源极引出电极，位于引出孔内，与第二导电类型的埋层电连接。隔离绝缘层位于源极引出电极与栅极引出电极和栅极结构之间。上述半导体器件具有较好的抗浪涌电流能力以及可靠性。有较好的抗浪涌电流能力以及可靠性。有较好的抗浪涌电流能力以及可靠性。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本专利技术涉及半导体
，特别是涉及一种半导体器件及其制备方法。

技术介绍

[0002]随着半导体加工技术的不断发展，半导体器件由于其更小的体积、更高的性能、更高的转换效率在电子、通讯等领域得到越来越多的应用。
[0003]现有常规纵向双扩散金属氧化物半导体(Vertical Double
‑
diffused Metal Oxide Semiconductor，简称VDMOS)器件仅在单元阵列区存在寄生二极管，故VDMOS器件中二极管的面积相对较小，导致VDMOS器件的抗浪涌电流能力较弱，进而导致器件的可靠性较低。
[0004]因此，如何提升VDMOS器件的抗浪涌电流能力是亟需解决的问题。

技术实现思路

[0005]基于此，有必要提供一种半导体器件及其制备方法，以有效提升VDMOS器件的抗浪涌电流能力。
[0006]本申请实施例提供了一种半导体器件，包括：衬底、第一导电类型的外延层、第二导电类型的埋层、栅极结构、覆盖介质层、栅极引出电极、引出孔、源极引出电极以及隔离绝缘层。其中，第一导电类型的外延层位于衬底的表面。第二导电类型的埋层位于第一导电类型的外延层内。栅极结构位于第一导电类型的外延层远离衬底的表面。覆盖介质层覆盖栅极结构；覆盖介质层内具有开口，开口暴露出栅极结构。栅极引出电极，至少位于开口内，与栅极结构相接触；引出孔，位于开口内，沿厚度方向贯穿栅极引出电极、栅极结构，以暴露出第二导电类型的埋层；源极引出电极，位于引出孔内，与第二导电类型的埋层电连接。隔离绝缘层位于源极引出电极与栅极引出电极和栅极结构之间。
[0007]本申请实施例中，半导体器件采用如上结构。上述半导体器件中的引出孔贯穿栅极引出电极和栅极结构，使得源极引出电极利用引出孔与第二导电类型的埋层电连接。如此，本申请在没有增大半导体器件面积且不占用半导体器件有效面积的前提下，通过引出孔将源极引出电极与第二导电类型的埋层电连接，使得二极管集成于半导体器件必有的外延层内，从而增加了半导体器件中二极管的面积，进而提高了半导体器件的抗浪涌电流能力。因此，上述半导体器件具有较好的抗浪涌电流能力以及可靠性。
[0008]可选地，半导体器件还包括：金属接触层，位于引出孔的底部，且位于源极引出电极与第二导电类型的埋层之间，并与第二导电类型的埋层相接触。
[0009]本申请实施例中，源极引出电极与第二导电类型的埋层之间的金属接触层，有利于源极引出电极与第二导电类型的埋层形成良好的欧姆接触，进而提高二极管的电学性能。
[0010]可选地，开口和引出孔在第一导电类型的外延层远离衬底的表面的正投影均位于第二导电类型的埋层内。
[0011]可选地，栅极结构包括：栅介质层，位于第一导电类型的外延层远离衬底的表面；栅极，位于栅介质层远离第一导电类型的外延层的表面。
[0012]可选地，第一导电类型为N型且第二导电类型为P型；或第一导电类型为P型且第二导电类型为N型。
[0013]基于同样的专利技术构思，本申请还提供了一种半导体器件制备方法，其特征在于，包括以下步骤：提供衬底；于衬底的表面形成第一导电类型的外延层；于第一导电类型的外延层内形成第二导电类型的埋层；于第一导电类型的外延层远离衬底的表面形成栅极结构；形成覆盖介质层，覆盖介质层覆盖栅极结构；覆盖介质层内具有开口，开口暴露出栅极结构；于开口内形成栅极引出电极，栅极引出电极与栅极结构相接触；于栅极引出电极内和栅极结构内形成引出孔，引出孔暴露出第二导电类型的埋层；于引出孔的侧壁形成隔离绝缘层；于引出孔内形成源极引出电极，源极引出电极与第二导电类型的埋层电连接。
[0014]本申请实施例中，半导体器件采用如上方法制备。首先，于栅极引出电极内和栅极结构内形成引出孔，暴露出第二导电类型的埋层。其次，在引出孔内形成源极引出电极，以将源极引出电极与第二导电类型的埋层电连接。如此，本申请在没有增大半导体器件面积且不占用半导体器件有效面积的前提下，通过引出孔将源极引出电极与第二导电类型的埋层电连接，使得二极管集成于半导体器件必有的外延层内，从而增加了半导体器件中二极管的面积，进而提高了半导体器件的抗浪涌电流能力。因此，上述半导体器件的制备方法提高了半导体器件的抗浪涌电流能力，进而提高了半导体器件的可靠性，且没有增加额外的制备成本。
[0015]可选地，于第一导电类型的外延层远离衬底的表面形成栅极结构，包括：于第一导电类型的外延层远离衬底的表面形成栅介质材料层；于栅介质材料层远离第一导电类型的外延层的表面形成栅极导电层；刻蚀栅极导电层以形成栅极，并刻蚀栅介质材料层以形成栅介质层，栅介质层和栅极共同构成栅极结构。
[0016]可选地，形成覆盖介质层，包括：形成覆盖介质材料层，覆盖介质材料层覆盖栅极结构；刻蚀覆盖介质材料层，以形成具有开口的覆盖介质层。
[0017]可选地，于引出孔内形成源极引出电极之前，还包括：于引出孔的底部形成金属接触层，金属接触层与第二导电类型的埋层相接触；源极引出电极与金属接触层远离第二导电类型的埋层的表面相接触。
[0018]本申请实施例中，于源极引出电极与第二导电类型的埋层之间形成金属接触层，有利于源极引出电极与第二导电类型的埋层形成良好的欧姆接触，进而提高二极管的电学性能。
[0019]可选地，第一导电类型为N型且第二导电类型为P型；或第一导电类型为P型且第二导电类型为N型。
附图说明
[0020]为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0021]图1为本申请一实施例中提供的一种半导体器件的剖面结构示意图；
[0022]图2为本申请一实施例中提供的半导体器件制备方法的流程图；
[0023]图3为本申请一实施例中提供的半导体器件制备方法中步骤S10所得结构的剖面结构示意图；
[0024]图4为本申请一实施例中提供的半导体器件制备方法中步骤S20所得结构的剖面结构示意图；
[0025]图5为本申请一实施例中提供的半导体器件制备方法中形成栅极结构的流程图；
[0026]图6为本申请一实施例中提供的半导体器件制备方法中步骤S30所得结构的剖面结构示意图；
[0027]图7为本申请一实施例中提供的半导体器件制备方法中步骤S40所得结构的剖面结构示意图；
[0028]图8为本申请一实施例中提供的半导体器件制备方法中步骤S60所得结构的剖面结构示意图；
[0029]图9为本申请一实施例中提供的半导体器件制备方法中步骤S70所得结构的剖面结构示意图；
[0030]图10为本申请一实施例中提供的半导体器件制备方法中步骤S80所得结构的剖面结构示意图。
[0031]附图标记说明：...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；第一导电类型的外延层，位于所述衬底的表面；第二导电类型的埋层，位于所述第一导电类型的外延层内；栅极结构，位于所述第一导电类型的外延层远离所述衬底的表面；覆盖介质层，覆盖所述栅极结构；所述覆盖介质层内具有开口，所述开口暴露出所述栅极结构；栅极引出电极，至少位于所述开口内，与所述栅极结构相接触；引出孔，位于所述开口内，沿厚度方向贯穿所述栅极引出电极、所述栅极结构，以暴露出所述第二导电类型的埋层；源极引出电极，位于所述引出孔内，与所述第二导电类型的埋层电连接；隔离绝缘层，位于所述源极引出电极与所述栅极引出电极和所述栅极结构之间。2.如权利要求1所述的半导体器件，其特征在于，还包括：金属接触层，位于所述引出孔的底部，且位于所述源极引出电极与所述第二导电类型的埋层之间，并与所述第二导电类型的埋层相接触。3.如权利要求1所述的半导体器件，其特征在于，所述开口和所述引出孔在所述第一导电类型的外延层远离所述衬底的表面的正投影均位于所述第二导电类型的埋层内。4.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括：栅介质层，位于所述第一导电类型的外延层远离所述衬底的表面；栅极，位于所述栅介质层远离所述第一导电类型的外延层的表面。5.如权利要求1至4中任一项所述的半导体器件，其特征在于，所述第一导电类型为N型且所述第二导电类型为P型；或所述第一导电类型为P型且所述第二导电类型为N型。6.一种半导体器件制备方法，其特征在于，包括以下步骤：提供衬底；于所述衬底的表面形成第一导电类型的外延层；于所述第一导电类型的外延层内形成第二导电类型的埋层；于所述第一导电类型的外延...

【专利技术属性】
技术研发人员：魏峰，相奇，
申请(专利权)人：广东芯粤能半导体有限公司，
类型：发明
国别省市：