半导体结构及其制备方法技术

本申请涉及一种半导体结构及其制备方法，半导体结构包括：衬底；外延层，位于所述衬底的上表面；沟槽，沿厚度方向贯穿所述外延层；氧化层，位于所述沟槽的侧壁及底部；位于所述沟槽底部的氧化层的厚度大于位于所述沟槽侧壁的氧化层的厚度；栅极，位于所述氧化层的上表面，且填满所述沟槽。本申请提供的半导体结构能够改善沟槽型SiC MOSFET沟槽底部栅氧化层边缘的电场强度过大问题，从而防止击穿以提高器件的可靠性。的可靠性。的可靠性。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请涉及集成电路
，特别是涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着现代电子技术的发展，宽带隙第三代半导体材料碳化硅（SiC）由于拥有宽禁带、高临界击穿电场、高饱和电子迁移率、高熔点和高热导率等优点，成为了制备功率电子器件的理想材料。在碳化硅开关器件中，碳化硅金属
‑
氧化物半导体场效应晶体管（Metal
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Oxide
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Semiconductor Field
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Effect Transistor, MOSFET）凭借其高击穿场强、高热稳定性、抗辐射等优异的特性在新能源汽车、轨道交通、航天航空等中高压领域极具应用潜力。
[0003]目前，平面SiC MOSFET（譬如4H
‑
SiC MOSFET）已应用在各类设备和装备中，近年随着市场对更高性能、更低成本SiC MOSFET的需求，新一代栅沟槽型SiC MOSFET应运而生。与平面型SiC MOSFET相比，沟槽型SiC MOSFET具有更低的导通电阻、更高的沟道电子密度及迁移率，同时，其较小的芯片尺寸可进一步降低芯片成本。然而，沟槽型SiC MOSFET的沟槽底部的栅氧化层边缘会存在电场集聚，从而影响SiC MOSFET的可靠性，进而阻碍了SiC MOSFET的应用。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的问题，提供一种半导体结构及其制备方法，改善沟槽型SiC MOSFET沟槽底部栅氧化层边缘的电场集聚问题，从而防止击穿，提高器件可靠性，且优化制造工艺以适应批量生产。
[0005]为实现上述目的及其他相关目的，本申请一方面提供一种半导体结构，包括：衬底、外延层、沟槽、氧化层及栅极。外延层位于衬底的上表面；沟槽沿厚度方向贯穿外延层；氧化层位于沟槽的侧壁及底部，且位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度；栅极位于氧化层的上表面，且填满沟槽。
[0006]于上述实施例中的半导体结构中，具体地，在长有外延层的衬底内形成了沟槽，且沟槽沿厚度方向贯穿外延层，在沟槽的侧壁及底部形成了氧化层，其中，位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度，栅极形成于氧化层的上表面并填满沟槽。由于位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度，降低了沟槽底部尤其是沟槽底部拐角处的氧化层的电场强度，进一步提高了栅极的耐压能力，避免了器件由于底部拐角处的氧化层的电场强度过高而超过氧化层所能承受的范围时，氧化层会被击穿，从而会导致器件出现破坏性失效或漏电的问题，提高了器件的可靠性。传统技术中为了解决沟槽型器件拐角处易击穿的问题，常采用双沟槽结构或非对称沟槽结构，对比于上述结构，本申请提出的半导体结构不要求对沟槽深度与线宽的精细控制以及不会牺牲部分器件的导通性能，工艺难度较小，适合批量生产，且本申请提出的半导体结构改善了沟槽型器件拐角处易击穿的问题，提高了沟槽型SiC MOSFET氧化层的可靠性。
[0007]在其中一个实施例中，衬底包括碳化硅衬底；栅极包括多晶硅栅极；沟槽的侧壁为
倾斜侧壁，沟槽的侧壁与（）晶面相平行。
[0008]在其中一个实施例中，半导体结构还包括：第一导电类型的体区及第二导电类型的源区。第一导电类型的体区位于外延层内，且位于沟槽相对的两侧；第二导电类型的源区位于第一导电类型的体区内，且位于沟槽相对的两侧。
[0009]在其中一个实施例中，第一导电类型包括P型，第二导电类型包括N型；或第一导电类型包括N型，第二导电类型包括P型。
[0010]本申请的另一方面提供一种半导体结构的制备方法，包括如下步骤：提供衬底，于衬底的上表面形成外延层；刻蚀外延层及衬底，以形成沟槽，沟槽沿厚度方向贯穿外延层；对沟槽的底部进行预处理，预处理后，氧化层于相同生长工艺条件下，在沟槽底部的生长速率大于在沟槽侧壁的生长速率；于沟槽的侧壁及底部形成氧化层，位于沟槽底部的氧化层的厚度大于位于沟槽侧壁的氧化层的厚度；于氧化层的表面形成栅极，栅极填满沟槽。
[0011]于上述实施例中的半导体结构中，具体地，刻蚀外延层及上表面形成外延层的衬底得到沟槽，其中，沟槽的侧壁为倾斜侧壁，接着对沟槽的底部进行预处理以使氧化层在沟槽底部的生长速率大于在沟槽侧壁的生长速率，从而在具有相同生长工艺条件时，得到沟槽底部的氧化层比沟槽侧壁的氧化层更厚的半导体结构。上述制备方法优化了沟槽底部氧化层的生长过程，提高了氧化层的质量并降低了电场分布的强度，能够改善沟槽型SiC MOSFET中由于沟槽拐角处氧化层的电场强度过高导致器件出现破坏性失效或漏电的问题，提高了器件的可靠性。
[0012]在其中一个实施例中，刻蚀外延层及衬底，以形成沟槽之前，还包括如下步骤：于外延层内形成第一导电类型的体区；于第一导电类型的体区内形成第二导电类型的源区。
[0013]在其中一个实施例中，形成沟槽之后，对沟槽的底部进行预处理之前，还包括：形成屏蔽层，屏蔽层覆盖沟槽的侧壁、沟槽的底部及外延层的上表面；对沟槽的底部进行预处理之后，于沟槽的侧壁及底部形成氧化层之前，还包括：去除屏蔽层。
[0014]在其中一个实施例中，去除所述屏蔽层之后，于沟槽的侧壁及底部形成氧化层之前，还包括：于沟槽的侧壁、沟槽的底部及外延层的上表面形成牺牲氧化层；去除牺牲氧化层。
[0015]在其中一个实施例中，对沟槽的底部进行预处理包括：于沟槽底部的衬底内进行离子注入，以于沟槽底部的下方形成离子注入层；于沟槽的侧壁及底部形成氧化层的过程中，离子注入层完全转变为氧化层。
[0016]在其中一个实施例中，离子注入层内离子的掺杂浓度为10
16
~10
20
/cm3；于沟槽底部的衬底内进行离子注入的过程中，离子注入的方向相较于（0001）面倾斜5
°
~10
°
，离子注入能量为5~250keV。
附图说明
[0017]为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
[0018]图1显示为本申请一实施例中提供的半导体结构截面示意图；图2显示为本申请一实施例中提供的半导体结构的制备方法的流程图；图3
‑
图19显示为本申请一实施例中提供的半导体结构的制备方法中各步骤所得结构的截面示意图。
[0019]附图标记说明：10、衬底；11、外延层；111、体区；112、源区；12、第一掩膜层；121、图形化掩膜层；13、第一光刻胶层；141、初始沟槽；14、沟槽；15、第二掩膜层；16、屏蔽层；17、离子注入层；18、牺牲氧化层；19、氧化层；20、栅极；201、栅极材料层。
具体实施方式
[0020]为了便本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；外延层，位于所述衬底的上表面；沟槽，沿厚度方向贯穿所述外延层；氧化层，位于所述沟槽的侧壁及底部；位于所述沟槽底部的氧化层的厚度大于位于所述沟槽侧壁的氧化层的厚度；栅极，位于所述氧化层的上表面，且填满所述沟槽。2.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括碳化硅衬底；所述栅极包括多晶硅栅极；所述沟槽的侧壁为倾斜侧壁，所述沟槽的侧壁与（）晶面相平行。3.根据权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：第一导电类型的体区，所述第一导电类型的体区位于所述外延层内，且位于所述沟槽相对的两侧；第二导电类型的源区，位于所述第一导电类型的体区内，且位于所述沟槽相对的两侧。4.根据权利要求3所述的半导体结构，其特征在于，所述第一导电类型包括P型，所述第二导电类型包括N型；或所述第一导电类型包括N型，所述第二导电类型包括P型。5.一种半导体结构的制备方法，其特征在于，包括如下步骤：提供衬底，于衬底的上表面形成外延层；刻蚀所述外延层，以形成沟槽，所述沟槽沿厚度方向贯穿所述外延层；对所述沟槽的底部进行预处理，预处理后，氧化层于相同生长工艺条件下，在所述沟槽底部的生长速率大于在所述沟槽侧壁的生长速率；于所述沟槽的侧壁及底部形成氧化层，位于所述沟槽底部的氧化层的厚度大于位于所述沟槽侧壁的氧化层的厚度；于所述氧化层的表面形成栅极，所述栅极填满所述沟槽。6.根据权利要求5所述的半导体结构的制备方法，其特征在于...

【专利技术属性】
技术研发人员：杨俊，苏芳，罗幸君，黄秀洪，莫丽仪，相奇，
申请(专利权)人：广东芯粤能半导体有限公司，
类型：发明
国别省市：